RTL综合中基本时序逻辑元件的综合方法研究

锁存器与触发器的综合是RTL综合中时序逻辑综合子系统的主要研究问题之一，不同的RTL时序电路描述综合出的元件各不朴同。文中从VHDL语言的RTL描述特征手术，研究了RTL综合中锁存器与触发器的综合方法，阐述了采用锁存器及触发器的各种不同情况，同时说明如何才能正确地区分锁存器及触发器，文章最后的实验结果验证了该方法。     

用Verilog HDL进行可综合RTL设计概述

Verilog HDL是一种很流行的硬件描述语言,不仅用于可综合RTL描述,包括组合逻辑描述和时序逻辑描述,还可用于层次化设计,广泛应用于集成电路设计领域.在使用过程中,为了约束RTL设计工程师的行为,还行成了RTL代码风格.     

流水线电路的容错设计

随着集成电路特征尺寸进入纳米级,高能粒子造成的软错误已对电路的正常工作构成严重威胁.流水线电路具有工作频率高、时序单元数量多的特点,易受软错误影响.本文对时序单元进行容错性能分析,并结合流水线电路的特点,利用新型容错时序单元结构,提出了一种容软错误的流水线电路设计方案.     

引导式讨论在小班研讨教学中的应用

当前本科小班研讨课面临学生学习习惯的改变、学习兴趣的提升等问题,文章介绍数字逻辑教学中的两次讨论课设计,采用引导式讨论法,设计多个彼此关联的小问题,交由学生课后思考,教师采用图形、仿真与更形象的口头表述引导学生积极地参与讨论,帮助学生更快地突破知识理解上的盲点和障碍。     

RTL到GDSII设计流程概述

从环境设置、约束检查、时钟规划、逻辑综合、布局优化及插入DFT、时钟树综合、CTS后优化、布线及优化、物理验证、参数提取、静态时序分析、功能验证、形式验证和自动测试向量生成等方面,对RTL到GDSII的设计流程进行了简要的叙述.     

用触发器合并实现ORACLE中的代码重用

Ｄｅｖｅｌｏｐｅｒ／２０００是Ｏｒａｃｌｅ公司开发的基于ＧＵＩ的数据库系统开发平台。本文首先讨论了在ＯＲＡＣＬＥ Ｆｏｒｍｓ开发关键任务的应用中，如何用触发器合并提高开发效率，然后分析了触发器合并带来的利弊。     

RTL综合中的格式剖别

由于寄存器传输级（RTL）行为描述可以精确地确定数字系统的操作,所以寄存器传输级综合成为当前EDA行业的主流设计方法。实现从寄存器传输级行为描述到门级结构描述转换的RTL综合,是组合逻辑／时序逻辑综合理论在HDL（硬件描述语言）上的具体应用。设计寄存器传输级综合工具的基础是格式判别,即将行为描述中的组合逻辑与时序逻辑区分开来,利用组合逻辑综合与时序逻辑综合分别进行处理从而完成寄存器传输级综合,提出一种易于实现的格式判别方法,该方法利用赋值语句为核心的中间数据格式以及逻辑综合所能接受的条件判断此赋值语句组合是组合逻辑还是时序逻辑,并生成不同层次、功能相对独立的RT单元以便利用对应的组合逻辑综合或时序逻辑综合处理此RT单元,从而在实现RTL综合的过程中使组合逻辑综合和时序逻辑综合得到最大限度的重用。最后文中给出一些测试实例和结果分析,通过测试实例和结果分析表明该文提出手方法不但有效地区分了组合逻辑和时序逻辑,而且由于通过对组合逻辑综合和时序逻辑综合最大限度的重用,使寄存器传输级综合的开发时间大大缩短,此方法已经用于作者的RTL综合系统中。     

HDL代码风格对综合的影响深人探讨

目前综合器的优化功能越来越强,大部分设计都可以被优化。设计工程师也越来越依赖于综合工具,然而综合器的优化结果主要还是依靠设计工程师的代码风格。设计风格对综合结果的影响可以用一句话概括：“好的代码设计风格会使综合器事半功倍,达到最优的综合结果;不好的代码设计风格会使综合器南辕北辙,产生错误的综合结果。”有时候问题都源于其代码风格不尽合理,而并不在于综合器。     

软件开发中的触发器设计

ＳＱＬ＊ＦＯＲＭ是ＯＲＡＣＬＥ关系数据库提供的软件生成工具。本文介绍的触发器设计是ＳＱＬ＊ＦＯＲＭ的精华之所在。正确使用和设计触发器，从而得到一个完美的ＦＯＲＭ，对于一个应用软件系统的开发是至关重要的。     

基于Verilog HDL的高速可综合FSM设计

有限状态机（finite state machine,FSM）广泛应用于数字系统的控制器设计中,用Verilog设计的可综合状态机有多种编码风格,通常这些编码风格生成的状态机带有组合逻辑输出.时序分析指出组合逻辑输出型状态机不适合高速系统,提出了一种适合高速系统的寄存器输出型状态机.最后通过实例给出了寄存器输出型状态机的状态编码方法及其可综合Verilog编码风格.     

VHDL RT级可测性检查和改进

在VHDL RT级综合的基础上，提出了在RT级进行电路可测性检查和改进方法。与一般的可测性分析方法不同，该文不是基于对电路的可控制性和可观察性的量化分析，而是通过检查和改进可测性不佳的局部设计，使得整体电路的可测性得到提升，达到高故障覆盖率。     

寄存器传输级低功耗设计方法

随着移动设备需求量的不断增大和芯片工作速度的不断提高，芯片的功耗已经成为电路设计者必须考虑的问题，对于芯片整体性能的评估已经由原来的面积和速度的权衡变成面积、时序、可测性和功耗的综合考虑，并且功耗所占的权重会越来越大。本文主要讲述在RTL设计中如何实现低功耗设计。     

异步FIFO的Verilog设计

介绍异步FIFO的基本结构和工作原理,分析异步FIFO的设计难点及其解决办法,在传统设计的基础上提出一种新颖的电路结构,用verilog描述并对其进行综合仿真并在FPGA上实现,得到较好的性能.     

Verilog Testbench设计技巧和策略

仿真Testbench的设计是Top-Down流程中非常关键的一个环节,但是很多设计者却感到困难较大。实际上,verilogHDL有着较强的行为建模能力,可以方便地写出更加高效、简洁的行为模型。论文结合一个ATM测试平台的Testbench设计,讨论了Testbench的结构和总线功能模型(BFM),并对使用BFM模型进行Testbench设计的策略和方法进行了探讨,希望能对广大设计者有所帮助。     

用于RTL设计验证的静态错误检测方法

为快速有效地对集成电路设计中潜在的常见错误进行检测,提出一种基于静态分析的错误检测方法。该方法可以自动地提取待测寄存器传输级(RTL)设计的行为信息,检测出设计中常见的错误,如状态机死锁、管脚配置错误。实验结果表明,静态检测相对于其他验证方法自动化程度高、检测速度快、检测准确度高、检测代码可重用,可以在模拟之前发现设计中的错误。     

基于Verilog的曼彻斯特Ⅱ型码解码器设计

为研制1553B总线转换卡,给出了一种基于硬件描述的曼彻斯特Ⅱ型码解码器设计方案;该方案先利用Verilog语言描述少量逻辑单元(LE),构成逻辑处理模块,继而搭建出解码器;针对干扰问题,提出了边缘检测法识别同步头并寻找时钟基准和多数判定法解码曼彻斯特Ⅱ型码两种方法,并对不同模块之间同步等问题进行了研究;经过在EDA开发环境中进行时序仿真,结果显示设计满足需求,正确识别了状态/命令同步头,且曼彻斯特Ⅱ型码解码正确无误。     

基于时钟控制的低功耗电路设计

在低功耗芯片设计中,设计者已广泛采用了时钟停止的方法来解决CMOS电路动态功耗问题。为实现时钟停止功能,作者分析了多种传统时钟控制电路方案,并在此基础上提出了一种新型可综合可测试的时钟控制电路。相对于传统时钟控制电路,此种方案在降低芯片功耗的同时解决了传统时钟控制电路所带来的时钟不稳定及无法进行测试的问题。