超薄栅氧化层等离子体损伤的工艺监测

 随着集成电路向深亚微米、纳米技术发展,等离子体充电对制造工艺造成的影响,尤其对超薄隧道氧化层的损伤越来越显著.本文分析了等离子体工艺损伤机理以及天线效应,设计了带有多晶、孔、金属等层次天线监测结构的电容和器件,并有不同的天线比.设计结构简单、完全工艺兼容,测试结果直观、测量灵敏度高等优点,实现了等离子体损伤芯片级工艺监控.测试分析表明,不同的膜层结构,等离子体损伤程度不同,当天线比大于10³以后,充电损伤变得明显.同时测试也发现了工艺损伤较为严重的环节,为优化制造工艺,提高超薄栅氧化层抗等离子体损伤能力提供了科学的依据.     

等离子体对90nm工艺MOS器件的损伤

研究了等离子体工艺对90nm铜大马士革工艺器件的损伤.对nMOSFET和pMOSFET分别进行了HCI和NBTI应力实验,实验结果证明天线比仍是反应等离子体损伤重要的标准且通孔天线结构器件的损伤最大,并从通孔刻蚀工艺过程中解释其原因.     

等离子体对90nm工艺MOS器件的损伤

研究了等离子体工艺对90nm铜大马士革工艺器件的损伤.对nMOSFET和pMOSFET分别进行了HCI和NBTI应力实验,实验结果证明天线比仍是反应等离子体损伤重要的标准且通孔天线结构器件的损伤最大,并从通孔刻蚀工艺过程中解释其原因.     

大马士革工艺中等离子体损伤的天线扩散效应

等离子体技术的广泛应用给工艺可靠性带来了挑战,等离子体损伤的评估成为工艺可靠性评估的重要内容之一。针对大马士革工艺中的等离子体损伤问题,提出了天线扩散效应,确定了相应工艺的天线扩散系数,提高了工艺可靠性评估的准确性。根据不同介质层沉积对器件的影响,确定了等离子体增强化学气相沉积(PECVD)是大马士革工艺中易造成等离子体损伤的薄弱环节之一。实验结果表明,同种工艺满足相同的天线扩散效应,此时工艺参数的改变不会影响天线扩散系数。对带有不同天线结构的PMOS器件进行可靠性分析,得知与密齿状天线相比,疏齿状天线对器件的损伤更严重,确定了结构面积和间距是影响PECVD工艺可靠性水平的关键参数。     

短沟道SOI MOSFET栅结构研究与进展

系统比较了几种不同栅结构短沟道SOI MOSFET的性能,包括短沟道效应、电流驱动能力、器件尺寸等特性,获得了栅的数目与短沟道SOI器件的性能成正比的结论.介绍了两种新的短沟道SOI器件栅结构:Π栅和Ω栅,指出了短沟道SOI MOSFET栅结构的发展方向.     

复合型栅氧化层薄膜双栅MOSFET研究

通过对硅膜中最低电位点电位的修正,得到复合型栅氧化层薄膜双栅MOSFET亚阈值电流模型以及阈值电压模型。利用MEDICI软件,针对薄膜双栅MOSFET,对四种复合型栅氧化层结构DIDG MOSFET(Dual insulator double gate MOSFET)进行了仿真。通过仿真可知:在复合型结构中,随着介电常数差值的增大,薄膜双栅器件的短沟道效应和热载流子效应得到更有效的抑制,同时击穿特性也得到改善。此外在亚阈值区中,亚阈值斜率也可以通过栅氧化层设计进行优化,复合型结构器件的亚阈值斜率更小,性能更优越。     

超薄氧化门的等离子体充电损伤机理

探讨了金属氧化物半导体场效应管超薄氧化门在等离子体加工中造成的充电损伤机理,应用碰撞电离模型解释了超薄氧化门对充电损伤比厚氧化门具有更强免疫力的原因.     

CMOS工艺中等离子体损伤WAT方法研究

WAT(Wafer Accept Test)即硅圆片接收测试,就是在半导体硅片完成所有的制程工艺后,对硅圆片上的各种测试结构进行电性测试,它是反映产品质量的一种手段,是产品入库前对wafer进行的最后一道质量检验。随着半导体技术的发展,等离子体工艺已广泛应用于集成电路制造中,离子注入、干法刻蚀、干法去胶、UV辐射、薄膜淀积等都可能会引入等离子体损伤,而常规的WAT结构无法监测,可能导致器件的早期失效。设计了新的针对离子损伤的WAT检测结构,主要是缩小了栅端面积,在相同天线比的情况下天线所占面积呈几何级下降,使得评价结构放置在划片区变得可能。     

基于等离子体氮化工艺的超薄栅氧化膜的电学特性和可靠性

介绍了利用MMT等离子体氮化工艺和炉管NO退火氮化工艺制备的超薄栅介质膜的电学特性和可靠性.结合两种氮化工艺在栅介质膜中形成了双峰和单峰的氮分布.通过漏极电流、沟道载流子和TDDB的测试,发现栅介质膜中双峰的氮分布可以有效提高器件的电学特性,更为重要的是可以极大提高器件的击穿特性.这指明了延长掺氮氧化膜在超大规模集成电路器件栅介质层中应用的寿命,使之有可能进一步跟上技术的发展.     

基于等离子体氮化工艺的超薄栅氧化膜的电学特性和可靠性

介绍了利用MMT等离子体氮化工艺和炉管NO退火氮化工艺制备的超薄栅介质膜的电学特性和可靠性. 结合两种氮化工艺在栅介质膜中形成了双峰和单峰的氮分布. 通过漏极电流、沟道载流子和TDDB的测试,发现栅介质膜中双峰的氮分布可以有效提高器件的电学特性,更为重要的是可以极大提高器件的击穿特性. 这指明了延长掺氮氧化膜在超大规模集成电路器件栅介质层中应用的寿命,使之有可能进一步跟上技术的发展.     

半导体电浆制程的危害及防治

随着半导体制造技术推进到更加先进的深亚微米技术,电浆已被越来越广泛的应用在半导体的制造过程中。由于电浆环境充斥着高能量的粒子和带电的离子及电子,所以对半导体元件结构有潜在性的破坏效应。而这种破坏效应主要是对栅极氧化层的电性损伤,进而影响器件的良率及可靠性。因此我们必须要了解电浆损伤的成因及科学的侦侧方法,并在此基础上试图找到一些方法防止电浆损伤的发生。文章讨论了半导体电浆制程对器件的危害及防治措施。     

MOS器件中的等离子损伤

随着栅极氧化膜的减薄,等离子对氧化膜的损伤(Plasma Process Induced Damage,P2ID)越来越受到重视.它可以使MOS器件的各种电学参数发生变化,从而影响器件的性能.本文详细介绍了等离子损伤引起的机理、表征方法以及防止措施.     

反应离子刻蚀铝中nMOS 器件的等离子充电损伤

介绍在等离子工艺中的等离子充电损伤,并且利用相应的反应离子刻蚀(RIE)Al的工艺试验来研究在nMOSFET器件中的性能退化。通过分析天线比(AR)从100:1到10000:1的nMOSFET器件的栅隧穿漏电流,阈值Vt漂移,亚阈值特性来研究由Al刻蚀工艺导致的损伤。试验结果表明在阈值Vt漂移中没有发现与天线尺寸相关的损伤,而在栅隧穿漏电流和低源漏电场下亚阈值特性中发现了不同天线比的nMOS器件有相应的等离子充电损伤。在现有的理解上对在RIEAl中nMOS器件等离子充电损伤进行了讨论,并且基于这次试验结果对减小等离子损伤提出了一些建议。     

栅极下加氧化层的新型沟槽栅E-JFET仿真研究

新结构沟槽栅E-JFET的特点是在栅极下隐埋局域氧化层,以降低栅电容,从而改善器件的开关速度,尤其是适用于低压高频领域。通过理论及仿真分析,与无隐埋氧化层的沟槽栅MOSFET以及沟槽栅E-JFET进行了性能比较。结果证明,该结构具有最低的开关功耗,即Q0最小,在相同条件下相对于沟槽栅MOSFET和沟槽栅E-JFET来说,Q0的改善分别可达到86．3％和13．4％。     

一种新的等离子体边缘损伤的测量方法

在等离子体刻蚀多晶硅工艺中 ,栅边缘氧化层直接暴露在等离子体环境中 ,由于 U V射线的作用栅边缘处将会产生损伤 ,这种损伤包含了大量的界面态和氧化层陷阱 .文中讨论了等离子体边缘损伤与圆片位置关系、天线比之间的关系及它们对器件长期可靠性的影响 ,并使用了低频局部电荷泵技术 .测量的结果包含了损伤产生的快、慢界面态和氧化层陷阱的信息 ,可以较好地测量工艺中产生的栅边缘损伤 ,为评估薄栅 MOSFET的栅边缘损伤提供了一种简单快捷的方法     

微波ECR等离子体溅射法沉积ZnO薄膜

低温沉积薄膜技术在制作先进的微电子学器件和集成多功能传感器方面非常重要。最近,应用微波电子回旋共振(ECR)等离子体溅射法沉积成高性能、高沉积速率和低基片温度的ZnO薄膜。本文叙述应用微波ECR等离子体溅射法沉积ZnO膜的制法及其性能。     

薄栅氧高压CMOS器件研制

研制了与 0 .5μm标准 CMOS工艺完全兼容的薄栅氧高压 CMOS器件 .提出了具体的工艺制作流程 -在标准工艺的基础上添加两次光刻和四次离子注入工程 ,并成功进行了流片试验 .测试结果显示 ,高压 NMOS耐压达到98V,高压 PMOS耐压达到 - 6 6 V .此结构的高压 CMOS器件适用于耐压要求小于 6 0 V的驱动电路 .     

薄栅氧高压CMOS器件研制

研制了与0.5μm标准CMOS工艺完全兼容的薄栅氧高压CMOS器件.提出了具体的工艺制作流程-在标准工艺的基础上添加两次光刻和四次离子注入工程,并成功进行了流片试验.测试结果显示,高压NMOS耐压达到98V,高压PMOS耐压达到-66V.此结构的高压CMOS器件适用于耐压要求小于60V的驱动电路.