窄带线性相位微波滤波器的设计

给出了利用ADS线性仿真器和EM全波仿真器(HFSS)设计线性相位滤波器的方法．利用该方法设计了6级线性相位滤波器。实验结果和理论结果具有较好的一致性,证明了这种设计的有效性。     

一种适合于窄过渡带FIR滤波器设计的方法

介绍了一种适合于窄过渡带FIR(有限冲击响应)滤波器设计的方法———频罩法,首先设计一个原型滤波器,将该滤波器每个延迟部分延迟M点可产生尖锐过渡带,对其施加不同中心频率的低阶频罩滤波器,即可得到所需的尖锐带通滤波器,该方法实现窄带FIR滤波器所需的阶数仅为直接设计的50%左右;然后讨论了其VHDL(超高速集成电路硬件描述语言)实现算法,最后介绍了利用FPGA(现场可编程门阵列)实现此系统的设计方案,并分析了实际硬件设计过程中涉及的问题。     

四分之一波长短截线超宽带滤波器的设计

本文简要介绍了短截线超宽带(UWB)滤波器的发展现状,简述了四分之一波长(λg0/4)短路短截线和开路短截线带通滤波器各短截线特性导纳的计算方法.利用matlab语言开发了综合短截线切比雪夫带通滤波器的程序,介绍了该程序的基本思路,提出了利用该程序与现有的微波CAD软件相结合设计切比雪夫超宽带滤波器的方案,该方案的主要特点是设计时间短精度高,从而大大提高了设计效率.最后利用实例加以说明,设计了一个中心频率为6.85GHz,相对带宽为110%的微带线超宽带滤波器.     

余弦调制滤波器组的原型滤波器设计

该文提出了一种近似重构的余弦调制滤波器组的原型滤波器设计方法。该方法将原型滤波器表示成A(z2)B(z)的形式(其中B(z)是最平坦FIR滤波器),通过优化低阶FIR滤波器A(z)的通带边缘频率,间接设计原型滤波器。文中给出的设计例子表明,该方法可获得很高阻带衰减的滤波器组。     

二维双原型完全过采样DFT调制滤波器组的快速设计方法

传统的2维大规模滤波器组的设计方法具有复杂度高的缺点。该文提出一种设计2维双原型滤波器组的快速方法,该方法利用近似完全重构的条件,并采用完全过采样的离散傅里叶变换(DFT)调制滤波器组来设计。新算法将两个原型滤波器的设计问题归结为一个无约束优化问题,其中目标函数为滤波器组的总体失真(传递失真和混叠失真)与原型滤波器阻带能量的加权和,利用目标函数的梯度向量,通过双迭代机制求解该优化问题。单步迭代中,利用矩阵求逆的等效条件和块Toeplitz矩阵求逆的快速算法,显著地降低了计算复杂度。理论分析和数值实验表明,新算法可以得到整体性能更好的滤波器组,计算复杂度大幅度降低,故可以快速设计大规模的2维滤波器组。     

粒子群优化算法在FIR数字滤波器设计中的应用

本文针对有限脉冲响应(FIR)数字滤波器的设计实质上是一个多参数优化问题,提出了一种用粒子群优化算法(PSO)设计FIR数字滤波器的方法.首先将滤波器的设计问题转化为滤波器参数的优化问题,然后利用粒子群优化算法对整个参数空间进行高效并行搜索以获得参数的最优化.FIR数字低通、带通滤波器设计实例证明了该方法的有效性和优越性.     

M带余弦调制滤波器组的设计

本文提出了一种近似重构的M带余弦调制滤波器组的设计方法.该方法将原型滤波器表示成A(z^L)B(z)的形式,通过优化低阶FIR滤波器A(z)的通带边缘频率,间接设计原型滤波器.在优化过程中,采用常用的Parks-McClellan算法设计滤波器A(z).文中给出的设计例子表明,该方法可获得很高阻带衰减的滤波器组.     

一种可靠的波导滤波器分析设计方法

针对波导滤波器的可生产性和一致性的工程实际需求,提出一种可靠的波导滤波器分析设计方法。利用高频结构仿真软件(HFSS)建模仿真,分析了公差和温度对波导滤波器频率特性的影响,从而优化了设计规范,最终结合散射参数法设计了一款C波段H面的波导滤波器。仿真及实测结果表明,相比于常规的设计方法,该方法更准确、可靠,提高了波导滤波器的可生产性和一致性,满足了工程设计需求。     

基于遗传算法的递归式MTI滤波器的设计

递归式MTI滤波器从理论上讲几乎可以合成任意形状的频率响应函数,因而具有很广的应用范围。为了能够灵活设计出满足系统要求的递归式MTI滤波器,提出了一种设计方法。该方法以遗传算法(GA)的基本思想为基础,利用滤波器的改善因子、通带宽度和通带波纹来构成适应函数,并用GA来加快参量搜索速度和获取全局近似最优解。实验仿真设计了两种典型的递归式MTI滤波器,结果证明该方法是一种有效的设计方法,它可以灵活而快速地设计出所需要的滤波器。     

AVS环路滤波器的VLSI设计与实现

设计并实现了一种适用于AVS高清解码器的环路滤波器。该结构利用将水平边和竖直边相邻块数据分开存储的方法,以及流水线的滤波操作,加快了环路滤波器的处理速度,提高了工作频率。利用片内SRAM部分数据自更新的方法,减少了数据的传输。该VLSI实现采用0.18μm CMOS工艺综合的最高工作频率为167 MHz,电路规模约36 k等效逻辑门(含片内SRAM)。仿真结果显示,设计的环路滤波器能够对AVS高清视频(1 280×720 60帧/s)进行实时的环路滤波。该环路滤波器可用于AVS高清实时解码器芯片中。     

基于CycloneⅢ构成的分布式FIR滤波器设计与实现

介绍了FIR（有限冲击响应）数字滤波器的原理、结构和设计方法,运用VerilogHDL语言,在CycloneⅢ芯片（EP3C25F324C8NES）上,实现16阶分布式算法的FIR数字滤波器电路的设计。分布式算法FIR数字滤波器是基于ROM查找表,能够极大地减少硬件电路规模,实现流水线处理,提高电路的执行速度。16阶分布式算法的FIR数字滤波器所占CycloneⅢ芯片的资源小于1％,这给在同一块CycloneⅢ芯片上,实现滤波器与其它FPGA设计的综合提供了宽广的发展空间。     

通信系统中FIR数字滤波器的设计研究

文中基于FPGA技术设计了一个16阶FIR数字低通滤波器。采用分布式算法作为滤波器的硬件实现算法。通过将FIR滤波器的乘加运算转化为查找表,极大提高了FIR滤波器的速度。在程序设计中采用了层次化、模块化的设计思想,将整个滤波器划分为多个功能模块。仿真结果表明：文中设计的滤波器硬件规模较小。同时只要将查找表进行相应的改动,就能分别实现低通、高通、带通FIR滤波器,体现了设计的灵活性。     

基于多软件平台协同工作的FIR滤波器设计

提出了利用多软件平台进行FIR数字滤波器的协同设计,改变了传统的只用硬件电路设计的方法,将整个数字滤波系统的硬件设计趋于软件化,采用Lattice公司的可编程模拟器件ispPAC20和Altera公司的FPGA设计架构整个FIR滤波器实验系统。由于ispPAC20和FPGA器件的高度集成化以及结构的可重构、可编程,使开发人员随时可重复配置满足各种性能要求的滤波器系统,将整个系统变得更小型化、更易于升级维护且更灵活。     

基于Verilog HDL的FIR数字滤波器的优化设计与仿真

对FIR数字滤波器基于Verilog HDL的实现进行了研究,在分布式算法的基础上进行了改进,设计了32阶常系数FIR滤波器。用Verilog硬件描述语言进行数字逻辑设计,使用Synopsys VCS作为仿真工具对设计进行仿真和验证,在Synopsys公司的Design Compiler下进行综合。结果表明,该设计既保证了运行速度又节省了芯片的面积,可以广泛应用于数字集成电路的设计中。     

基于SG FIR Filter的设计方法与分析

基于Xilinx System Generator for DSP工具,在现场可编程逻辑门阵列（FPGA）硬件平台上为了研究FIR滤波器的设计及实现技巧,给出了一个18阶的FIR数字低通滤波器滤波的实验,从滤波器的滤波效果和资源利用率等方面进行了分析,获得了针对不同型号的FPGA芯片和在不同硬件资源环境下,如何选择最优的设计实践方法的结果,得出了使用已封装好的Ipcore来实现所设计的滤波器,不但简单方便,可以减少系统的开发时间,又能有效的利用硬件资源,为最佳选择的结论。     

基于FPGA高阶FIR滤波器的实现

从FIR数字滤波器的基本结构模型出发,分析了FIR滤波器的设计思路及具体实现方法,详细介绍了FIR滤波器的分布式算法（DA）结构。通过分析计算,得到普通DA结构实现高阶滤波器会消耗大量的查找表资源,这样的资源消耗甚至令硬件资源不可接受。针对普通DA的不足,提出了改进型DA结构。并利用FPGA仿真软件分别对64阶FIR带通滤波器的两种改进型DA结构进行仿真,结果表明改进型DA结构所消耗的资源大幅度降低。从而验证了改进型DA结构在降低运算资源和提高性能等方面的优越性。     

基于FPGA的数字滤波器的设计与实现

提出了一种采用Altera公司开发的DSP Builder技术实现数字滤波器的设计方案。以一个16阶低通FIR数字滤波器,并采用状态机控制采样信号作为滤波器的输入信号,通过生成的.bsf文件设计系统的顶层电路,设计并完成了在联星科技的NC EDA 2000C实验箱上滤波器的软硬件仿真与验证。结果表明,电路工作正确可靠,能满足设计要求。     

窄带滤波器设计与DSP实现

在高采样率的条件下,按照常规的设计思路设计出来的FIR滤波器,在硬件上很难实现的。本文采用多抽样率结构来设计窄带FIR滤波器,这种结构的FIR滤波器易于硬件实现。利用matlab/simulink中的工具箱,全部采用图形化的编程模式,自动生成DSP程序,提高编写DSP程序的效率。     

Low-Area/Power Parallel FIR Digital Filter Implementations

This paper presents a novel approach for implementing area-efficient parallel (block) finite impulse response (FIR) filters that require less hardware than traditional block FIR filter implementations. Parallel processing is a powerful technique because it can be used to increase the throughput of a FIR filter or reduce the power consumption of a FIR filter. However, a traditional block filter implementation causes a linear increase in the hardware cost (area) by a factor of L, the block size. In many design situations, this large hardware penalty cannot be tolerated. Therefore, it is important to design parallel FIR filter structures that require less area than traditional block FIR filtering structures. In this paper, we propose a method to design parallel FIR filter structures that require a less-than-linear increase in the hardware cost. A novel adjacent coefficient sharing based sub-structure sharing technique is introduced and used to reduce the hardware cost of parallel FIR filters. A novel coefficient quantization technique, referred to as a scalable maximum absolute difference (MAD) quantization process, is introduced and used to produce quantized filters with good spectrum characteristics. By using a combination of fast FIR filtering algorithms, a novel coefficient quantization process and area reduction techniques, we show that parallel FIR filters can be implemented with up to a 45% reduction in hardware compared to traditional parallel FIR filters.     

低复杂度FIR数字滤波器设计方法

FIR滤波器具有绝对稳定性和线性相位的优势,然而当对滤波器的频域性能要求较高时,FIR滤波器通常需要很高的阶数,这使得FIR滤波器硬件执行的复杂度很高。为降低FIR滤波器的硬件执行复杂度,诸多研究者进行了探索。文章对低复杂度FIR滤波器设计方法进行研究,着重介绍比较典型的频率响应罩设计方法、外插脉冲响应设计方法和基于压缩感知的设计方法。