一种基于DDR高速图像缓存的实现

提出了基于 DDR 存储器的高速 FIFO 图像缓存方案,降低了用户接口的设计难度,实现了高速缓存的容量扩展,并成功应用于工程项目。本文设计中使用16bit 数据位宽的 DDR 器件,创新地实现了行猝发的操作模式,极大地提高了数据吞吐量。在工作时钟为100MHz 的条件下实现了平均缓存速度高达360MB/s,接近理论峰值数据吞吐量400MB/s。     

高速采样存储中DDR2 SDRANJ控制器的设计分析

通过比较,说明了二代双数据速率动态随机存储器（DDR2 SDRAM）的优势与特点。结合高速采样存储卡,介绍了板卡和存储控制器的硬件设计方案,重点阐述了关键技术和设计实现方法。对照时序仿真结果介绍了存储控制器的控制过程。最后总结了控制器模块达到的性能。     

DDR2内存

在Inlel的计划表中，在2004年普及DDR2内存也是重要的一环，理论上说，DDR2在带宽提升，功耗，超频能力等方面比现有的DDR内存具有明显优势，采用DDR2带来性能提升简直是一定的……遗憾的是，这一幕也许不会很快变成事实，至少目前在i915/925平台上恐怕还难以得到体现。     

基于FPGA的DDR2深存储设计

高存储深度是高端数字存储示波器的发展方向之一,应用DDR2存储器能够提高数字示波器的存储深度。本文中,设计并实现了采角IGbitDDR2的最大存储深度为256MB的深存储系统,作者介绍了利用MIG软件工具在Xilinx的Spartan一6系列FPGA中实现DDR2控制器的设计方法,详细叙述了其基本原理并给出了硬件测试结果。     

一种DDR SDRAM控制器的设计

在介绍DDR SDRAM控制器设计关键技术的基础上,讨论了一种DDR SDRAM控制器的设计方法.通过一种优化的地址映射策略提高了突发访问效率,采用0.18 μm CMOS工艺流片实现.所设计的DDR SDRAM控制器芯片在PCB板级测试中达到预期设计要求.     

DDR2在一种电脑主板上的接口设计

根据DDR2的技术规范，在介绍了DDR2SDRAM的基本特征、工作原理的基础上，分别针对主板上内存部分与北桥、时钟发生器以及电源部分的连接做出了相应的研究，并使用Cadence，Allegro工具软件对接口电路进行了优化设计。     

基于FPGA的DDR SDRAM控制器设计与实现

随着DDR SDRAM的广泛应用,为满足不同平台下的访存需求,文章设计并实现了一种基于FPGA的DDRSDRAM控制器,通过分级流水结构提高了系统性能,并通过参数的在线配置满足不同内存颗粒的参数需求,保证了控制器的灵活性和可扩展性。     

基于FPGA的DDR SDRAM控制器的实现

随着现在各种处理器的工作频率越来越快,存储器的读写速度以及外围的控制电路的性能成为直接制约系统的性能的瓶颈。介绍了一种基于FPGA的DDRSDRAM控制器的设计。     

基于FPGA的DDR3存储控制的设计与验证

DDR3SDRAM是第三代双倍数据传输速率同步动态随机存储器,DDR3具有高速率、低电压、低功耗等特点[1-2];在DDR3控制器的实际使用中,如何将用户需要存储的数据在DDR3中快速存储非常重要,如果数据被送到DDR3接口的速度低,则会影响DDR3的存储速度,同时影响DDR3的实际应用,因此,针对DDR3存储器设计存储控制有重要的意义[2];基于此设计主要分为低速读写控制与高速流读写控制,低速读写控制主要用于小数据量的操作,高速流读写控制主要用于批量数据的存储操作;此设计在FPGA上通过了大量数据读写的验证,证明数据存储的正确性;经过测试,在高速流读写模式下,DDR3存储控制设计的带宽利用率最大为66.4%;此设计在功能和性能上均符合系统总体设计的要求。     

DDR控制器设计与实现

DDRSDRAM具有集成度高、密度大、接口带宽高、价格便宜的特点。目前已广泛应用于PC、服务器等产品和嵌入式系统中。本文介绍了基于AlteraCycloneⅡ的DDR控制器设计和CycloneⅡ的接口以及Alter提供的控制器IP核,并讨论了根据自身应用特点简化IP核中不必要的功能,替换加密的IP核,从而实现自己的DDR控制器。该措施保证了此项目开发的速度和质量。     

DDR2 SDRAM控制器接口的FPGA设计及实现

DDR2 SDRAM是第二代双倍数据传输速率同步动态随机存储器,以其大容量、高速率和良好的兼容性得到了广泛应用。DDR2芯片的控制较为复杂,为了解决DDR2芯片的驱动及功能验证问题,在介绍了其特点和工作机制的基础上,提出了一种简化的工作流程图,进而给出该控制器的总体设计、FPGA器件的引脚分配及验证方法。其中验证方法采用Verilog HDL硬件描述语言构建了DDR2控制器IP软核的测试平台,通过ModelSim软件对DDR2仿真模型测试无误后,再使用QuartusII软件的嵌入式逻辑分析仪工具SignalTap II抓取FPGA开发板实时信号。开发板上的验证结果表明：DDR2芯片初始化成功;其引脚上有稳定的读写数据;在双沿时钟频率200MHz下,写入数据和读出数据一致。故DDR2控制器设计达到要求,且控制器接口简单、工作稳定、移植性强。     

基于FPGA的DDR SDRAM控制器的设计和实现

DDR SDRAM,因其拥有较之SDRAM为两倍的数据读、写速率,已经成为存储器的主流,并得到了广泛的应用,尤其在高速、高精度、高存储深度的数据采集系统中。本文在分析了DDR SDRAM工作原理的基础上,预先在FPGA上利用Verilog硬件描述语言设计实现了DDR SDRAM的读、写以及刷新,给出了DDR SDRAM控制器的状态转换图及结构框图,为进一步与微控制器或数字信号处理器的连接创造条件。目前该控制器已经研制完毕,进一步还可以集成到数据采集系统中。     

DDR SDRAM控制器的设计与实现

DDR SDRAM存储器已经得到广泛的应用。本文详细分析了DDR SDRAM控制器的结构和关键技术，并介绍了基于Altera FPGA的DDR SDRAM控制器实现。我们在深入分析DDR存储控制器工作原理及其内部结构后，直接使用Altera公司提供的IP核，在QuartusⅡ5．0开发环境中调用MegaCore（Altera公司的IPcore），根据具体应用需求进行了DDR SDRAM控制器的设计并加以实现。     

基于Hyperlynx的DDR2嵌入式系统设计与仿真

介绍了DDR2嵌入式系统的仿真模型以及Hyperlyxn仿真工具.并基于Hyperlyxn仿真工具对IBIS模型进行仿真分析,给出了一个具体的DDR2嵌入式系统的设计过程和方法.     

DDR SDRAM控制器中全数字延时锁定环的设计实现

介绍了一款可应用于DDR SDRAM控制器的基于标准单元的全数字延时锁定环(DLL)。该DLL可集成性和工艺兼容性好,可以减少DLL的设计时间和设计复杂度,非常适合系统级芯片使用。该设计采用0.18um CMOS数字工艺实现最终版图,工作频率范围达到200MHz至400MHz,无谐波锁定出错,且闭环特性可以跟踪工艺、电压、温度(PVT)变化。仿真结果表明该设计能够产生DDR SDRAM控制器规范所要求的一段固定延时(tSD)来保证DDR SDRAM控制器正确捕获存储器输出数据(DQ)。     

视频解码芯片中DDR SDRAM控制器的设计

介绍了高速DDR SDRAM控制器没计以及在视频解码芯片系统中的应用。该设计将DDR控制单元和系统内部总线仲裁单元较好地整合成统一的控制器。根据DDR的工作原理和系统带宽要求，给出了DDR控制器关键部分在结构上和时序上的优化方案。同时还给出了FPGA原型验证的策略以及最后FPGA和ASIC的实现结果。