VLAN及在千兆以太网MAC中的实现

在分析IEEE 802.1Q协议的基础上,研究了千兆以太网媒体接入控制器(Media Access Control,MAC)中虚拟局域网(Virtual Local Area Network,VLAN)的实现方法,详细介绍了系统接收数据包与发送数据包的详细工作流程。结合各种VLAN划分策略的特点,分析了采用VLAN技术解决实际应用中需要区分不同帧格式的特殊需求。基于Altera FPGA设计了一种千兆全双工以太网MAC,实现了千兆以太网VLAN数据帧的收发,并对不同类型的帧进行了区分。通过现场可编程门阵列(FieldProgrammable Gate Array,FPGA)验证表明,设计能够完成千兆以太网VLAN数据帧的收发、区分功能,满足设计要求。     

一种带优先级队列的千兆以太网MAC设计

在以太网应用越来越广泛的背景下,针对某局域网具有传输数据量大和保持部分数据实时性的特点,采用了包含两种不同优先级帧的千兆以太网方案。基于Actel FPGA设计了一种带优先级队列的千兆全双工以太网MAC(Media access control),实现千兆以太网数据帧的收发,并对高优先级数据提供实时性支持。从分析含优先级字段的MAC帧结构着手,对MAC进行了模块划分,接着重点阐述了接收控制模块、发送控制模块和优先级队列模块。最后在ModelSim平台下对整个MAC进行了仿真验证;并使用Synplify进行了综合,结果表明GMII接口部分工作频率能达到141 MHz,内部模块工作频率能达到79 MHz,满足设计要求。     

基于FPGA的千兆以太网数据传输的设计与实现

为了解决大数据量长距离传输的稳定性和传输速率的问题,采用复杂可编程芯片FPGA设计出千兆以太网传输系统。为了简化设计,采用MAC+PHY方法实现以太网帧的封装及传输,MAC采用Virtex-4的嵌入式以太网IP核实现,PHY采用MARVELL公司的88E1111芯片实现,两芯片接口采用GMII连接模式。实验仿真结果表明,该传输系统能支持1 000 Mbit/s传输速率,该设计方案是可行的,有一定的实用价值。     

基于FPGA的以太网MAC层交换机设计与实现

针对交换式以太网的核心交换机设备,选用Artix-7系列FPGA芯片设计搭建多端口以太网MAC层交换机硬件.设计的Switch模块能够完成数据帧缓存、MAC地址识别与学习、数据帧的转发、缓冲区与端口控制功能,其独立平行MAC端口模块构架的设计便于硬件可编程扩展或重构,以灵活调整和合理利用片上硬件资源.经硬件验证、实验测...     

以太网MAC控制器的FPGA实现

介绍了一种简单的基于FPGA的以太网MAC控制器的实现方法。采用Verilog硬件描述语言,运用自顶而下的设计方法描述了MAC控制器的主要功能,并给出了关键模块的仿真波形。主要实现了半双工传输模式下的CSMA/CD协议、发送和接受数据帧的完全状态控制、以及对物理层(PHY)芯片寄存器的读写访问控制。     

基于ARM+FPGA的千兆以太网测试仪的设计与实现

提出了一种基于ARM9处理器与FPGA实现千兆以太网测试仪的方案。在分析阐述仪表现状的基础上详细介绍了系统的硬件实现,并给出了基于Windows．CE操作系统实现网络数据处理与报告应用程序的结构框架。     

基于FPGA的千兆以太网设计

千兆以太网拥有传输速度快、传输距离远、稳定可靠等优点,是当前嵌入式系统的应用热点。FPGA拥有丰富的逻辑和管脚资源,常用于高速数据处理和通信的嵌入式系统。本文描述一个基于FPGA的千兆以太网系统的设计,本设计在硬件上主要使用千兆以太网PHY芯片88E1111和Altera公司的StratixⅢ系列的FPGA,在FPGA的逻辑上实现NiosⅡ嵌入式系统和以太网的MAC控制器,在NiosⅡ系统的软件上移植入MicroC／OS-Ⅱ实时多任务操作系统和NicheStackTCP／IP协议堆栈。在FPGA上实现千兆以太网设计,有效提高了系统的可靠性和集成性,充分扩展FPGA的功能。     

基于FPGA的以太网MAC控制器的设计与实现

介绍了基于FPGA的以太网MAC控制器的设计,主要实现了半双工模式下CSMA/CD协议、全双工模式下Pause帧的收发,以及对物理层芯片中寄存器的读写访问。设计采用Verilog硬件描述语,按照自顶向下的设计流程描述了以太网的主要功能模块,该控制器通过Modelsim进行了仿真并进行了FPGA板级验证,验证其能够满足8...     

千兆以太网TAP卡的设计与实现

描述了一种千兆以太网TAP卡的设计与实现方法。该TAP卡可将千兆以太网上的数据帧复制到检测端口,并可在复制出的帧中插入精确的时间戳。使用FPGA完成数据帧的传输、复制及时间戳的插入,使用FPGA内的软CPU通过GPS接口实现精确的时间同步。掉电保护电路用于在TAP卡掉电或故障时保证被监测以太网链路的正常传输。本TAP卡可用于对软交换、3G网络等的维护和传输质量检测。     

基于FPGA的千兆以太网数据传输设计

为解决现代化设备如何使用千兆以太网高速接入的问题,使用Altera公司cyclone IV系列FPGA作为嵌入式开发平台,采用Nios II软核处理器实现TCP/IP协议。对所设计传输方案进行测试,结果表明所传输数据能正确收发,并具有较高的传输效率。     

基于SoPC的千兆以太网接口卡的设计和实现

研究并设计了一种基于SoPC的千兆以太网接口卡,重点对千兆以太网接口卡的组成、工作流程、EMAC、时钟管理、用户逻辑设计和软件设计等关键技术进行了描述,并基于Xilinx平台验证了千兆以太网接口卡的有效性。本文的研究为基于SoPC实现自主化的千兆以太网产品具有一定的工程参考价值。     

千兆以太网高速分接集成电路设计

研究了千兆以太网接收系统结构,在此基础上设计了千兆以太网的分接芯片,采用0.25 μm CMOS工艺设计的千兆网分接电路实现了1.25 Gbit/s数据的1∶10串/并转换,芯片核心面积470 μm×320 μm,在输入摆幅为500 mV、输出负载50 Ω条件下,输出125 Mbit/s数据峰峰值是 828 mV ,抖动有效值为 10 ps,眼图占空比为41.5%,输出信号上升沿为 9 ps.电源为 3.3 V时功耗仅为161 mW.     

一种以太网介质访问控制器芯片的设计与实现

完成了10/100(Mb/s)以太网介质访问控制器芯片的设计与实现,介绍了芯片的架构和主要模块的设计方法,给出了仿真结果.芯片采用0.25μm CMOS工艺流片,工作电压为2.5 V/3.3 V.测试表明,芯片性能完全符合IEEE802.3标准,达到了设计要求.     

千兆以太网MAC和RocketIO GTP收发器的集成实现

嵌入式三模式以太网MAC（媒体访问控制）和RocketIO GTP（GPRS（通用分组无线电业务）Tunnelling Protocol）收发器是Xilinx公司FPGA（现场可编程门阵列）器件内部的2个硬核。主要介绍了Virtex-5器件中以太网MAC模块和RocketIO GTP收发器模块的功能集以及千兆以太网MAC和RocketIO GTP收发器的集成实现。该实现在软件和硬件上大大简化了物理层与数据链路层之间的通信连接。