一种32 Bit SoC软硬件协同验证环境的实现

软硬件协同验证是系统芯片设计的重要组成部分。针对基于32 Bit CPU核的某控制系统芯片的具体要求,提出了一种系统芯片软硬件协同验证策略,构建了一个软硬件协同验证环境。该环境利用处理器内核模型支持内核指令集的特性运行功能测试程序,实现SoC软硬件的同步调试,并能够快速定位软硬件的仿真错误点,有效提高了仿真效率。该SoC软硬件协同验证环境完成了设计目的,并对其他系统芯片设计具有一定的参考价值。     

SoC门级功耗分析方法

随着IC设计规模的增大和运行频率的提高,设计中低功耗的需求也随之提高,在芯片投片之前,能够比较准确的评估出芯片的功耗是当前设计中非常关键的技术点之一。比较四种不同层次的功耗分析方法,门级功耗分析兼有精度高,分析速度快的优点。根据SPI接口电路实践,描述了门级功耗工具的使用方法,并通过门级和晶体管级分析的对比测试证明该方法能较为准确的估算出新品的功耗,为SoC项目的正常研发提供帮助。     

SoC新技术--可编程逻辑IP核

随着半导体技术的飞速发展,单个硅片上的集成度越来越高,SoC(System-On-a-Chip）已成为IC(Integrated Circuit）设计技术的主流。由于市场竞争的日益激烈,TTM(Time to Market）已成为一个非常重要的因素,直接影响到产品的市场份额和开发商的利润。如何更快、更有效的完成SoC设计逐渐成为人们关注的焦点。可编程逻辑IP核技术的出现有效的缩短了SoC的设计周期并使得芯片设计更具灵活性。本文将对这种技术进行详细的介绍。     

一种适用于SoC的瞬态增强型线性稳压器

为满足SoC系统负载快速变化的要求,提出了一种新型摆率增强型片上LDO系统。通过增加有效的内部检测电路,使LDO的功率管栅极电压可以快速地响应输出负载跳变,提高电路响应速度。采用中芯国际40 nm CMOS工艺模型,对电路进行仿真。仿真结果表明,当LDO的负载电流以100 mA/μs跳变时,电路的最大上冲电压为110 mV,下冲电压为230 mV,恢复时间分别为1.45 μs和1.6 μs。同时,在2 V电源电压下,电路的静态电流只有42 μA。     

SoC芯片中基于统计分析的浮点到定点转换方法

在通信、语音、图像处理等数字信号处理应用系统中一般使用浮点算法.为降低硬件成本、功耗,在定点硬件架构上实现浮点算法成为一种有效的解决方案.在定点SoC(System on Chip)芯片中,为达到性能、成本、功耗的平衡,常采用定点近似算法和硬件加速方案对浮点数字信号处理算法进行转换和优化.因此,需要在制造费用、功耗、性能等诸多限制下,将浮点算法转换成定点数近似算法.本文提出了一种基于定点SoC芯片的浮点到定点转换方法.首先,本文引入硬件加速模块参数和转换参数完成浮点算法到定点算法的转换,然后使用本文提出的r通过信噪比对定点数近似算法进行评估的方法,在满足一定信噪比限制条件下,计算出最佳硬件加速模块参数和转换参数,从而得到基于硬件加速的最优定点算法.同时,在此方法基础上进一步研究了单核SoC芯片内置硬件加速模块的原型开发策略.     

一种面向嵌入式SoC设计的混合级硬/软件协同验证技术

SoC已经成为嵌入式系统必不可少的解决方案。验证如此复杂的嵌入式SoC是非常困难的,系统设计需要新的验证技术更快更好地完成系统功能验证任务。通过比较当前3种主要的嵌入式系统验证技术:软件仿真技术、硬件模拟技术、硬/软件协同验证仿真技术,介绍基于指令集仿真器和FPGA相结合的、面向IP核复用的混合级硬/软件协同验证环境,并提出混合级协同验证总线功能模块的构成。该技术不仅可以提高设计的可信性和验证速度,而且能够继承当前大多数硬件模拟验证方法。     

针对SoC的软硬件联合仿真方法

片上系统(System on Chip,SoC)是芯片设计的发展趋势,仿真与验证是芯片设计中最复杂、最耗时的环节之一。基于传统的数字电路验证方式对SoC设计验证效率低下的问题,提出了一种低耦合度的软/硬件联合仿真方法。软件调试过程的打印信息语句被微处理器仿真模型执行时,将向通用输入输出(General Purpose Input/Output,GPIO)输出相应的字符串,监视器模块检测GPIO的输出,并还原字符串信息,构建了软/硬件联合仿真。SoC设计实践证明,该方法大大减少了仿真的工作量,是一种非常实用有效的SoC仿真方法。     

基于TSV绑定的三维芯片测试优化策略

本文提出一种三维片上系统(3D SoC)的测试策略,针对硅通孔(TSV,Through Silicon Vias)互连技术的3D SoC绑定中和绑定后的测试进行优化,由于测试时间和用于测试的TSV数目都会对最终的测试成本产生很大的影响,本文的优化策略在有效降低测试时间的同时,还可以控制测试用的TSV数目,从而降低了测试成本.实验结果表明,本文的测试优化策略与同类仅考虑降低测试时间的策略相比,可以进一步降低约20%的测试成本.     

一种数模混合SoC的系统级后仿真验证平台

针对传统大规模数模混合SoC后仿真验证过慢的问题,提出了一种数模混合SoC系统级后仿真验证平台。该平台充分利用主流EDA工具,在传统Verilog-cdl后仿真验证平台的基础上,将原本网表中耗时长的模块用Verilog模型替换,使用Verilog-cdl-Verilog仿真方法,明显加快了仿真速度。从验证环境搭建、系统脚本设计、仿真接口设计三个方面详述了仿真平台的设计流程,并通过指令集功能的仿真实现,证明了平台的可行性和可靠性。该验证平台有助于缩短大规模数模混合SoC的开发周期。     

在SoC调试中重塑JTAG的作用

本文将详尽介绍即将推出的IEEE 1149.7标准的相关情况,帮助设计人员在设计方案中实现JTAG调试接口.     

一种低功耗SoC设计中的时钟隔离技术

在一些复杂的SoC中,往往要使用嵌入式存储器,而双边访问的嵌入式存储器(DARAM)常用于许多低功耗的场合。这样,用时钟的双边沿来控制存储器的读写数据是不可避免的。这种时钟用作数据(clock as data)的情况通常会在SoC设计的逻辑物理综合阶段产生很多时序收敛的棘手问题,时钟隔离电路恰好能解决这个问题。实践证明,这种改进的时钟电路结构大大减少了设计的时序收敛时间和设计流程的复杂度。     

Distributed Diagnosis of Interconnections in SoC and MCM Designs

An interconnect test and diagnostic scheme based on distributed BIST resources in SOC and MCM designs is described. Test and diagnosis is enabled by embedding cascaded test pattern generators and reconfigurable signature analyzers into the design. The theory of partitioning of linear registers is applied to devise a two phase distributed diagnosis strategy. The design of a novel MISR reconfiguration scheme that enables high diagnosis resolution is presented.     

一种复杂SoC可测性的设计与实现

随着SoC的复杂度和规模的不断增长,SoC的测试变得越来越困难和重要.针对某复杂32-bit RISC SoC,提出了一 种系统级DFT设计策略和方案.在该方案中,运用了多种不同测试设计方法,包括内部扫描插入、存储器内建自测试、边界扫描和功能测试矢量复用.结果显示,该策略能取得较高的测试覆盖率和较低的测试代价.     

嵌入式可重构系统芯片的硬件验证平台设计

提出一种新的基于嵌入武可重构系统芯片的视频解码方案,采用了软硬件协同验证的方法.设计了相应的硬件验证平台,验证了H.264解码算法在可重构处理器上的可实现性.     

SoC研究开发——综合的系统工程

SoC的研究开发是集成电路今后若干年的主要研究发展方向之.本文主要讨论了SoC的定义及组成以及它所涉及的关键核心技术,并给出了目前我国研究开发SoC的现状及我们所应采取的策略.     

百万门系统级芯片的时钟树设计

层次化设计是片上集成芯片开发采用的主流方法,它是一种自底向上的流程。但层次化设计也带来了时钟树设计难以掌握的问题。针对一款复杂So C系统芯片时钟树设计,详细分析了层次化时钟树综合需要解决的关键点,并提出有效的解决方案。实验表明该方案可以迅速实现时钟树收敛,提高设计效率。     

Low Noise Readout Circuit for Biosensor SoC

Presented is a low noise interface circuit that is tuned to the needs of self-assembly monolayers biosensor SoC. The correlated double sampling（CDS） unit of the readout circuit can reduce 1/f noise, KTC noise and fixed noise of micro arrays effectively. The circuit is simulated in a 0.6 μm/level 7 standard CMOS process, and the simulated results show the output voltage has a good linearity with the transducing current of the micro arrays. This is a novel circuit including four amplifiers sharing a common half-circuit and the noise reducing CDS unit. It could be widely used for micro array biosensors.     

HDTV SoC中的多CPU设计

对于HDTV这种实时性要求高的系统来说,多处理器架构可以使响应时间缩短,更容易达到实时要求,基于HDTV的信源解码SoC芯片,提出了一种双CPU的控制机构.     

一种面向无线音频应用的片上系统平台

提出并实现了一种面向无线音频的高性能、低功耗Calliope SoC架构平台.该平台通过多媒体DSP指令扩展的CK510E处理器、前向纠错编解码ASIC IP和双协议(I2S和S/PDIF)数字音频接口IP,兼容多种音频编解码标准和数字音频传输标准,并可有效提高无线传输信道的容错性.基于Calliope SoC架构平台,给出了音频编解码算法的优化实现方法.实验证明:使用RS(32,24)的FEC使无线数字音频传输系统的丢包率在移动情况下由7.21%降到4.87%,有效提高了系统的准确稳定性.Calliope SoC平台可分别在40 MHz、80 MHz和70 MHz系统工作频率下实现SBC、MP2和FLAC三种不同音频实时编/解码运算.     

一种适用于SoC的时钟复位管理电路设计

给出了一套适用于SoC芯片的时钟和复位管理电路设计范例,详细介绍了SoC芯片中的时钟和复位管理电路的实现方案。其中时钟管理电路支持输入时钟可选、PLL动态变频、时钟门控管理和时钟状态查询功能,能够灵活的控制各模块输入时钟开启或关闭,很好的支持SoC芯片低功耗工作模式。复位管理电路支持复位输入控制功能和复位状态查询功能。复位输入控制可以选择使能或不使能复位源触发系统复位。