低相噪宽频带频率综合器设计

介绍了用于传输低速数据的UHF频段微波接力机频率综合器设计。由于其传输速率低至16kb/s,因此要求收发频率综合器(收发频率源)的频率稳定度和相位噪声的指标很高,尤其是对相位噪声、在350MHz带宽内,要求优于-75dBc/Hz(f_0±1kHz),经过优化设计与试验论证,采用单环、单VCO的方案制作出了性能优良的收发综合器,满足了指标要求。     

一种小型化频率综合器的设计

小型化是现代电子系统的一个重要的发展方向,频率综合器的小型化设计是射频系统小型化设计的重点之一。本文介绍了频率综合器小型化设计中的关键技术,难点以及解决的几种方法。     

一种X波段小型化频率综合器的设计

介绍了一种低杂散的小型化X波段频率综合器。基于SMT工艺,采用间接频率合成技术,使用锁相环、压控振荡器芯片、3阶无源环路滤波器和前置分频器实现频率综合。介绍了小型化的设计思路。仿真和测试结果表明,设计的频率综合器输出频率为9.2GHz,相位噪声优于-87dBc/Hz@10kHz,杂散优于-87.5dBc。该电路具有相噪低、杂散低、结构简单等优点,可广泛应用于通信、雷达等领域。     

Ku频段卫星通信微波频率综合器

本文介绍了一种用于卫星通信Ku频段微波频率综合器。首先讨论了该综合器方案设计考虑并对关键技术指标相位噪声进行了简要分析,着重介绍了频率综合器中主要部件的设计制作,最后给出了Ku频段微波频率综合器主要性能指标。     

频率综合器中高性能∑-△调制器的设计

设计了一款用于频率综合器中的高性能三阶误差反馈型∑Δ调制器.在环路滤波器中引入两条反馈通路,抑制了高频噪声,提升了调制器的噪声整形性能.利用加法器、触发器复用和移位代替乘法器的方法,减小了硬件复杂度,节省了芯片面积,降低了功耗.仿真得到最大输出信噪比可达135 dB,调制器采用0.18 μm CMOS工艺实现,面积仅为400×400 μm2.     

S波段微波数字锁相频率综合器

本文介绍一种小体积低相噪的Ｓ波段锁相频率综合器。文中着重对环路进行了具体分析和设计，并给出了实验结果。     

一种超宽带频率综合器设计与实现

介绍频率综合器指标要求,在比较频率合成常用方法的基础上描述一种具有三通道输出的小步进超宽带频率综合器实现构架,推导和分析关键设计参数表达式,计算理论性能指标,给出各个通道的详细实现方案。基于国产器件完成样机设计和测试。测试结果表明该频率综合器具有超宽带频率输出、低相位噪声、低杂散、低谐波、细步进输出等特点,满足指标要求。     

一种超宽带频率综合器电路的设计与实现

基于超宽带射频（RF）收发电路的应用,设计了一种正交输出的超宽带、全集成并且可重构的频率综合器,可适用于25 MHz～12 GHz工作频段的射频接收、发射电路中射频信号的上变频和下变频处理。采用电荷泵频率综合器作为整体实现架构,使用双核压控振荡器（VCO）覆盖频率范围,利用多级级联本振信号生成技术产生本振信号,实现了适用于多频段一体化通信、雷达无线电跳频、软件定义无线电的频率综合器。采用CMOS工艺进行了设计仿真和流片,芯片尺寸为0.658 mm×1.2 mm。测试结果表明,12 GHz相位噪声不大于-85 d Bc/Hz@100 k Hz offset,电路典型总功耗为203 m W。     

一种短波频率综合器的研制

主要介绍了一种由DDS+PLL方案实现的短波频率综合器的设计过程,对整体方案和主要电路设计都进行了较为详细的阐述,并最终对关心的指标进行了实际测试,使该综合器具备了步进小、频带宽、相位噪声低、杂散抑制高等特点,达到了预期的效果,为今后短波频率综合器的发展提供了一些可以借鉴的经验。     

一种机载雷达频率综合器的结构设计

文章针对一种机载雷达频率综合器的应用特点,就其结构的轻小型化以及在此基础上的电磁兼容和隔振等方面的问题进行了分析与设计。通过实验验证,设计取得良好的效果,并成功应用于工程。     

一种宽频可编程频率合成器的设计实现

设计了一种宽频率工作范围、可编程的频率合成器.引入自偏置的DLL结构及启动电路扩展系统频率范围,消除误锁定,在保证DLL系统稳定性及不改变系统锁定状态的基础上,实现倍频器倍频因子的随意转换.同时使用两位寄存器配置初始电压,保证系统的快速锁定.该频率合成器用0.13μm 1.8VCMOS工艺实现,工作频率范围为14～700MHz,可供选倍频数为1,2,4,8.在输入时钟为50MHz、倍频数为8、输出时钟频率为400MHz的工作频率下,系统功耗为28.44mW,周期抖动约为9.8ps.     

一种多接口电平输出频率综合器设计

针对目前不同芯片和设备之间接口电平标准不一样的问题,设计了一种多接口电平输出频率综合器。通过锁相环芯片产生1.6 GHz^3.2 GHz频段的信号,利用并行转串行芯片将锁相环产生的信号降频到FPGA能处理的频段,FPGA进行相应分频输出目标频率,最后通过电平转换电路调节信号的共差模电压实现目标电平输出。选择LVPECL、LVDS和+7 dBm 3种典型电平进行测试,测试结果表明,系统输出频率稳定,误差达到0.025%,转换电平的电压值误差最大为3.268 mV,满足系统设计要求。     

频率综合器的小型化设计

小型化是现代电子通信系统的一个重要的研究方向,射频信道的小型化设计重点是频率综合器的小型化设计。介绍了采用集成度很高的频率合成器芯片Si4133来设计频率综合器的方法、Si4133频率合成器芯片的工作原理和功能结构,以及在具体通信系统中以该芯片为核心的频率源的实现过程。测试结果显示,该频率源相位噪声较低、杂散低,满足设计和系统使用要求。     

一种多接口电平输出频率综合器设计

针对目前不同芯片和设备之间接口电平标准不一样的问题,设计了一种多接口电平输出频率综合器,通过锁相环芯片产生1.6ＧＨｚ~ 3.2ＧＨｚ频段的信号,利用并行转串行芯片将锁相环产生的信号降频到FPGA能处理的频段,FPGA进行相应分频输出目标频率。最后通过电平转换电路调节信号的共差模电压实现目标电平输出,选择LVPECL、LVDS和+7ｄＢｍ3种典型电平进行测试,测试结果表明,系统输出频率稳定,误差达到0.025％,转换电平的电压值误差最大为3.268ｍＶ,满足系统设计要求。     

一种改进的铷频标中的频率综合器

频率综合器是被动式小型铷原子频标的关键部件之一。本文介绍了一个析型频率综合器的组成与工作原理。测试表明，该频率综合器具有输出信号频谱纯度高，体积小及功耗的的特点。     

一种宽带频率综合器快速自动频率校准技术

提出了一种新型快速自动频率校准技术,应用于宽带频率综合器的频带搜索和频率锁定过程。该自动频率校准模块通过直接控制频率综合器中压控振荡器(VCO)的开关电容阵列的闭合状态来调节VCO的振荡频率,实现快速锁定输出频率的目的。这种自校准技术由纯数字电路实现,校准过程只需5个时钟周期即可完成,时钟信号直接使用外部输入的参考时钟,具有算法简单、所需时钟周期少的优点。电路采用SMIC 0.18 μm CMOS工艺进行设计和验证,相比以往的校准技术,其校准时间明显减少。     

一种基于新型自适应校准技术的小数频率综合器的设计

基于EPC Class-1 Generation-2协议规定,对工作于全球UHF RFID频段的频率综合器的设计指标进行了分析。采用标准0.18μm CMOS工艺,集成自适应频率校准模块设计了一种新颖的低相位噪声、快速锁定的小数频率综合器。其中,LC-VCO基于无尾电流源式设计,利用二次谐波滤波技术显著降低了带内相位噪声;自适应频率校准电路则区别于传统的二进制比较法,基于新颖的逐次比较法以减小VCO的4位数控逻辑电压的比较次数,因而可以快速确定VCO的控制字并缩短锁定时间。仿真结果表明,自适应校准阶段的时间仅约6.3μs,环路整体锁定时间低于23.2μs, 100 kHz频偏处的相位噪声性能为-106.3 dBc/Hz, 1 MHz频偏处为-126.1 dBc/Hz,整体功耗为84 mW。与最近发布的先进的CMOS小数频率综合器的性能相比,所设计的小数频率综合器实现了更优的相位噪声性能,同时能以较短的锁定时间以及较低的功耗工作。     

一种改进的铷频标中的频率综合器

频率综合器是被动式小型铷原子频标的关键部件之一，本文介绍了一个新型频率综合器的组成与工作原理，测试表明，该频率综合器具有信号频谱纯度高，体积小及功耗低的特点。