一种500MHz高速程序分频器

文章介绍的高速程序分频器,电路方案独特,设计简洁新颖。在充分发挥各单元电路逻辑功能的基础上,通过巧妙地连接和组合,使其具有工作频率高(可高达500MHz)、功耗低、分频比预置直观、工作稳定可靠的显著特点,是一种性能优越,颇具特色的高速程序分频器。     

400MHz吞脉冲程序分频器的研制

本文介绍了程序分频器的组成、逻辑设计。及提高速度的措施,该分频器配合双模前置分频器,可使吞脉冲程序分频器频率达420MHz。     

高速吞脉冲程序分频器的电路设计与 PSPICE模拟

介绍了一种新的吞脉冲程序分频器的电路设计,并用0.8 μm CMOS工艺模型在微机上进行了SPICE模拟,其最高工作频率可达1.7 GHz.与一般吞脉冲程序分频器相比,具有电路简洁、高频、快速的特点,可广泛应用于各种锁相频率合成器中.     

6GHz新型高速低功耗分频器

高速数字分频器在基于锁相环的时钟产生电路中具有广泛的应用．在典型D触发器的基础上,文中提出了一种可响应6GHz输入时钟的改进型二分频结构,并实现了2-256连续分频的新型吞脉冲多模分频器．新型分频器结构简单并且不需要双模预分频单元,功耗和面积开销大幅度的降低．基于65rimCMOS工艺设计实现了该高速分频器,版图后仿真结果表明,分频器功能正确,且工作于6GHz时功耗不大于1．3mW．     

一种用于高速锁相环的整数分频器设计

根据IEEE 802.3ae XAUI协议中锁相环的设计指标,基于65 nm CMOS工艺,设计实现了一种高速可编程整数分频器。采用高性能D型触发器对压控振荡器输出时钟进行预分频,分频器由4/5双模预分频器、2 Bit和5 Bit计数器组成,可实现8~131的连续分频比。[JP]仿真结果表明,在1 V供电条件下,分频器最高工作频率可达4.375 GHz,消耗电流＜0.4 mA。     

超高速分频器设计

介绍了超高速分频器的设计过程，提出了逻辑最简化设计方法以及ECL逻辑器件的应用和PCB设计中所应注意的问题及相应的技术措施。     

高速低功耗多模分频器的设计

基于相位转换技术的多模分频器由于其在工作频率和功耗中能更好地折中而得到广泛的应用.为了进一步降低功耗,利用两级反相器对其相位信号进行整形,使工作频率最高的前两级÷2分频器能降低输出幅度的要求,从而大大降低功耗.这两级反相器还可以调整相位信号占空比为25%,甚至更小,从而增大相位控制信号的延时余量,实现无毛刺的加计数相位转换.基于相位转换4模分频器的基本原理,设计了一个2.55 GHz的多模分频器.仿真结果表明,采用0.35μm BiCMOS工艺,在3.3 V电源电压下,分频值为128～255,最大功耗不到14 mW.     

一种ECL高速可编程分频器

本文介绍了一种ＥＣＬ高速可编程分频器的逻辑设计、电路设计、温度补偿设计、版图设计及研制结果。采用４μｍｐｎ结双埋层对通隔离ＥＣＬ工艺技术制作的可编程分频器，其最高工作频率达１００ＭＨｚ以上，工作温度范围为－５５～＋１２５℃，分频模数在１～６４之间任意自然数连续可变。     

一种可编程高速宽带分频器

基于0.18 μm SiGe BiCMOS工艺,设计实现了一种可编程高速宽带分频器电路,分析了分频器实现高频宽带的方法.提出了一种模值可切换的/4/5、/8/9前置分频器结构和CML差分结构的M/A计数器,实现了宽工作频带.实测验证结果表明,该分频器工作频率可覆盖1～10 GHz,整个频带射频输入灵敏度均低于-10 d...     

基于CML结构的高速4/5双模分频器

为了满足射频系统高速的需求,在0.13μm SiGe BiCMOS工艺下,基于电流模逻辑（current mode logic,CML）,设计了一款高速4/5双模分频器。在传统电路的基础上提出了嵌入逻辑门技术和主次锁存器尺寸非对称技术来减少路径的延时,提高双模分频器的最高工作频率。工作电源电压3.3 V,输入信号摆幅400 m V下,经过后仿真验证,工作频率可覆盖4 GHz～24 GHz。     

8~25 GHz 1∶8高速分频器的设计

采用IBM 0.13 μm CMOS工艺,在锁相环系统电源电压2.5 V的条件下,以三级分频器级联的方式实现了一款8~25 GHz 1∶8高速分频器电路。为了获得更高的工作速度和灵敏度,设计中对传统的伪差分结构锁存器进行了拓扑和版图优化,基本的二分频单元由锁存器和输出缓冲级电路构成,以保证版图布线后信号传输的衰减最低。后仿真结果表明:在电源电压2.5 V时,分频器的核心电路(第一级)功耗为21.75 mW,对应的版图尺寸为70 μm×35 μm;在输入信号峰峰值900 mV的条件下,分频范围达到8~25 GHz,并通过了所有工艺角和温度仿真。     

高速低功耗自适应可编程分频器

在约翰逊计数分频器的基础上,设计了一款双级结构分频器,采用系数自适应分配技术,显著提升了分频器的工作频率,并有效降低功耗。基于45nm CMOS工艺进行仿真,结果表明:该分频器最高工作频率可达8GHz,在1GHz时,49分频的双级可编程分频器功耗仅为63μW,在8GHz时,功耗为312μW。与典型的约翰逊结构相比,双级分频器工作频率可提升1.6倍,在分频器系数设置为6时,最大功耗优化比达到51.82%。     

超低功耗硅双模预置ECL高速分频器的研究

本文介绍了超低功耗硅双模预置ECL高速分频器的设计和工艺技术。采用0.6μm设计规则和多晶硅发射极-基极自对准双极技术,设计制作的双模(÷64/65,÷128/129)预置分频器,在3mW(电源电压为3V)的极低功耗下,工作频率在1000MHz以上。     

一种高速低功耗ECL多模分频器的设计

本文介络一种高速低功耗ECL多模分频器的电路原理、电路和版图设计特点、工艺技术及研制结果。该分频器设计了0.5mA的内部开关电流和350mV的内部逻辑摆幅,输入输出均采用互补驱动。电路分频模数多,频率高,功耗低,典型功耗75mW,为相同集成度的普通ECL电路功耗的1/30～1/40。该电路广泛用于通讯、仪器仪表和频率合成器等领域。     

动态分频器技术

本文介绍了动态分频器的基本原理；详细叙述了动态分频器电路及其主要工艺技术；综述了国外动态分频器的发展动态。     

GaAs高速动态分频器在片测试研究

本文研制出多触头微波探针，建立了微波探针在片检测系统．针对ＧａＡｓ高速集成电路──动态分频器电路芯片进行了在片测试和筛选．