传输时延和时钟同步对以太网控制系统的影响

在分析报文传输时延和时钟同步精度对EPA网络(工业以太网)控制系统的实时性和稳定性的影响的基础上, 提出了新的基于马尔科夫链的时延模型. 给出了在系统稳定的情况下, 通信宏周期、协议传输时延和时钟同步精度应满足的条件. 建立了无丢包情况下的EPA网络控制系统模型. 提出了EPA控制系统稳定时, 可以设置的最小通信宏周期的计算方法.     

FF高速以太网现场总线的时钟同步

介绍了现场总线基金会高速以太网协议(FF—HSE)，并主要分析了基于简单网络时钟同步协议(SNTP)的时钟同步基本原理，提出了两种可以采用的网络时钟同步体系结构，并给出了Winsock时钟同步通信客户端程序。     

基于位置信息的低轨卫星上行时钟同步方法

针对传统基于测距信息来设定上行同步方法中出现的频繁更新距离信息的问题,提出了基于位置信息的上行时钟同步方法。首先,通过测量伪距组成非线性方程组,采用基于最小二乘原理的解算方法定位出地面单元的位置信息;然后,由于卫星运动的位置信息已知,进一步可以得到星地间距离随时间的变化关系,距离换算成时延,即可得地面单元的上行信号发送时间提前量;最后,调整地面单元的发射机使上行信号以较高精度恰好在分配的时隙到达卫星,实现系统上行时钟同步的目的。仿真结果表明,所提方法能对全球范围内地面静止单元以较高精度实现卫星星座通信系统内上行时钟同步,避免频繁的测距更新,且精度更高。     

基于NiosⅡ软核的工业以太网精确时钟同步的实现

介绍了基于NiosⅡ嵌入式软核处理器的工业以太网设备间精确时钟同步的设计与实现.利用Altera公司的Nios Ⅱ处理器,添加片内外设和存储器以及与片外存储器和外设相连的接口,通过SOPC(可编程片上系统)技术嵌入到FPGA芯片中形成Nios Ⅱ处理器系统硬件平台;软件部分移植uC/OS-Ⅱ作为操作系统,Lwip(轻量级TCP/IP协议)处理网络协议,在应用层上实现状态转换、同步报文处理和精确时钟算法.测试结果表明时钟同步精度高,并且最终在一个工业以太网实验平台上进行了长期的实际运行,系统稳定性良好.     

基于冗余时钟源的工业无线网络时钟同步方法

所有设备的时钟同步是大规模工业无线网络系统的重要问题.为了提高同步精度,提出了通过基于TPSN算法的冗余主时钟同步偏差线性反馈算法,实现在多次同步过程的累积误差反馈补偿.理论分析与实验结果均表明,该算法对工业无线网络时钟同步精度的提高有明显作用.     

Silicon Labs发布高性能同步以太网时钟芯片

Silicon Laboratories（芯科实验室有限公司）发布抖动衰减时钟倍频芯片Si5315,进一步扩充任意速率（anyrate）精密时钟系列产品。新器件可满足甚至超出1G和10G同步以太网（SyncE）市场对于性能、集成度、频率和抖动的需求。除支持SONET／SDH和以太网时钟外,Si5315更可支持10G线路编码率（line encoding rates）（161．13MHz）。     

一种新型基于局域网的时钟同步系统设计

时钟的同步是保证许多分布式自动化系统正常运行的重要条件,目前的时钟同步系统常基于CAN网或KS485网,存在着覆盖区域小和传输速度低等缺陷.针对这些缺点,设计一种新的基于局城网的时钟同步系统,给出时钟同步系统总体结构,提出时钟同步系统中的一些关键技术,并对系统的硬软件进行设计.该系统在某电站经过一年的试运行,结果表明该系统的时钟同步精度高,系统运行可靠稳定.     

时间触发以太网时钟同步的容错方法分析

为揭示高完整性和标准完整性配置下时钟同步容错方法的有效性,对时间触发以太网(time-triggered Ethernet,TTE)网络标准中时钟同步服务描述进行协议分析,还原时钟同步算法的理论模型。通过分析容错机制对应的失效模式,对TTE网络时钟同步算法在单同步域下对抗失效的有效性进行仿真验证,仿真结果表明了高完整性配置下的TTE网络时钟具备对抗单点随意失效的能力。     

基于Verilog语言的帧同步的实现

现代数字通信中往往采用数字复接技术扩大信息的传输容量并提高信道利用率。帧同步是数字复接系统中的重要部分。本文采用Verilog硬件描述语言给出了帧同步的提取方法,同时在Altera公司的QuartusⅡ5.1软件下进行了编译和仿真,成功地提取出了帧同步头和有效的输入数据。     

采用帧信息计时实现LRC的精确同步

分析了LRC不同步的原因,通过对MP3帧结构的研究,提出了采用位率的计时方法。这种方法既实现了准确计时,又节省了系统资源,进而实现了LRC的精确同步。     

同相逆并联结构在孤岛模式下的谐波电流抑制

同相逆并联作为一种常见的整流结构,已广泛应用在大功率电解工业当中,在此类生产活动中,整流装置需输出持续、稳定、强大的直流电以保持工艺参数的稳定性,一旦系统中出现故障使整流装置退出运行,将会给生产带来巨大的损失。该文聚焦于同相逆并联结构在孤岛模式下的谐波分布特性,讨论了击穿故障的发生,分析了传统谐波抑制手段面对孤岛模式时的不足和问题,并提出了同相逆并联在孤岛模式下的谐波电流抑制策略。     

异步环境中基于时钟精度差的时钟同步

在异步通信模型的基础上,提出了一个基于时钟精度差的时钟同步策略,并给出了一个完整的系统模型,研究的重点有3个方面：（1）在时钟同步过程中使用单向信息传输策略,可以有效地减少网络负载;（2）客户机使用本地节点的时间信息和来自于参考时钟的时间戳信息构造一个线性数学模型,并获得本地时钟与参考时钟的运行精度差;（3）根据本地节点计算出的时钟精度差,构造一个自适应的容错模型,能够保证当本地节点与参考节点的连接出现故障时,本地的时钟同步系统还能够正常工作。该文不仅给出了一个详细的数学模型,而且还在实际的Internet环境中进行了模拟试验,取得了满意的结论。     

FlexRay时钟同步的同向漂移

介绍了FlexRay时钟同步的方法,发现由于延迟补偿不足或过头以及算法临界稳定特征根的存在,虽然节点间的偏差可以消除,但是它们将同向漂移,与节点内host的时钟发生偏离.普通帧因通信时钟比host变慢而丢帧;host与通信时钟同向漂移时帧就绪推迟,也会造成消息丢帧,从而产生到达顺序的混乱,影响其确定性与可靠性.     

匠心时光

拥有百万资产的大型公司和设计师之间并不能总是融洽相处，很容易以妥协、过度宣传或者利润过低而收场，这动态的场景就是创意和商业之间的挣扎。因此，在上世纪来，意大利的时尚品牌贝纳通（Benetton）设立了Fabrica—它自己位于威尼靳之外的研究中心和创意中心—在没有先例的情况下开始了创意之路上的新探索。     

基于本地时钟自校正的无线传感器网络同步方法

通过分析TPSN同步协议和造成时钟偏差不确定性的各种因素,结合无线传感器网络低功耗的特点及其对时钟同步算法精度的要求,针对TPSN未对时钟频率漂移进行估计的问题,提出一种节点本地时钟自校正方法,并设计了平均时钟偏差指标对一个同步周期内时钟精度进行评价。对比实验结果表明本方法易于实现,在保证同步精度的同时可以延长同步周期,减少同步开销,节约了能耗。     

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。     

Interval-based Clock Synchronization

In this paper, we develop and analyze a simple interval-based algorithm suitable for fault-tolerant external clock synchronization. Unlike usual internal synchronization approaches, our convergence function-based algorithm provides approximately synchronized clocks maintaining both precision and accuracy w.r.t. external time. This is accomplished by means of a time representation relying on intervals that capture external time, providing accuracy information encoded in interval lengths. The algorithm, which is generic w.r.t. the convergence function and relies on either instantaneous correction or continuous amortization for clock adjustment, is analyzed by utilizing a novel, interval-based framework for establishing worst-case precision and accuracy bounds subject to a fairly detailed system model. Apart from individual clock rate and transmission delay bounds, our system model incorporates non-standard features like clock granularity and broadcast latencies as well. Relying on a suitable notion of internal global time, our analysis unifies treatment of precision and accuracy, ending up in striking conceptual beauty and expressive power.     

Wait-Free Clock Synchronization

Multiprocessor computer systems are becoming increasingly important as vehicles for solving computationally expensive problems. Synchronization among the processors is achieved with a variety of clock configurations. A new notion of fault-tolerance for clock synchronization algorithms is defined, tailored to the requirements and failure patterns of shared memory multiprocessors. Algorithms in this class can tolerate any number of napping processors, where a napping processor can fail by repeatedly ceasing operation for an arbitrary time interval and then resume operation without necessarily recognizing that a fault has occurred. These algorithms guarantee that, for some fixed k, once a processor P has been working correctly for at least k time, then as long as P continues to work correctly, (1) P does not adjust its clock, and (2) P's clock agrees with the clock of every other processor that has also been working correctly for at least k time. Because a working processor must synchronize in a fixed amount of time regardless of the actions of the other processors, these algorithms are called wait-free. Another useful type of fault-tolerance is called self-stabilization: starting with an arbitrary state of the system, a self-stabilizing algorithm eventually reaches a point after which it correctly performs its task. Two wait-free clock synchronization algorithms are presented for a model with global clock pulses. The first one is self-stabilizing; the second one is not but it converges more quickly than the first one. The self-stabilizing algorithm requires each processor's communication register contents to be a part of the processor's state. This last requirement is proven necessary. A wait-free clock synchronization algorithm is also presented for a model with local clock pulses. This algorithm is not self-stabilizing. Received December 20, 1993; revised January 1995.     

Clock system design

Provides a framework for understanding system timing and then describes how the computer clock system executes the timing specifications. He examines clock generation and the construction of clock-distribution networks, which are integral to any clock system. Examples from contemporary high-speed systems highlight several common methods of clock generation, distribution, and tuning. Tight control of system clock skew is stressed