32位RISC微处理器流水线设计

简要介绍了一个32位嵌入式航空机载RISC微处理器芯片AR S03的体系结构及特色,阐述了处理器的内部各个模块的功能。着重讨论了其流水线的设计思想和设计实现。AR S03处理器的执行部件采用了5级流水结构、较好的冲突控制策略及低功耗的数据通路,实现了简洁、高效、灵活的体系结构。通过Verilog仿真、综合和静态时序分析的结果表明设计达到了预定的设计要求。     

下一代处理器的扩展指令集

在这篇详细的技术报道里，我们要谈论一下振奋人心的扩展指令集发展史，还有Intel最新的Prescott处理器中的扩展指令集技术。在给软件开发人员带来很多新的特性和研发优势的同时。我们也将比较Intel与AMD两种不同指令集的特点。     

模拟器指令集扩展的设计与实现

模拟器是体系结构研究中最重要的实验平台。在研究过程中，许多新设计必须通过引入新指令才能实现，这就要求模拟器指令集中包含足够的预留操作码。然而，预留码通常都很有限，并且随着研究的发展，本已有限的预留码可能已被用尽。给出一种通用的模拟器指令集扩展方案，它通过拉长指令宽度而增加了预留码空间，有效地解决了新指令添加面临的局限性问题。此外，还基于当前流行的多核模拟器SESC展示了该方案的实现过程，对研究者而言具有实用价值。     

基于FPGA的32位RISC微处理器设计

提出了一种与MIPS32指令集兼容的32位RISC微处理器(HP_MIPS)的设计方法.在对经典的MIPS体系结构分析之后,对处理器的整体结构进行重新划分,通过增加流水线级数设计出一种拥有8级流水线的微处理器数据路径结构,并且对设计中由于增加流水线级数而引入的流水线数据冲突问题给出了完整的解决方案.此外还设计了一种流水线结构的动态分支预测器用以解决微处理器分支冒险问题,其优点在于既能降低微处理器的CPI,同时又不会使流水线出现局部逻辑拥堵从而降低微处理器的主频.最后给出了设计的综合结果,并对该设计进行了软件仿真和硬件验证.在FPGA芯片上的运行时钟频率可迭146.628 MHz.     

RISC乘累加单元的扩展

本文设计了扩展的乘累加单元（DSPMAC）,用于运算速度的提高。基于or1200乘累加单元,运用RISC技术和并行操作,通过开发32-bit指令中的保留位,在资源占用增幅较少和一定的功耗及温度等代价的前提下,本设计对连续乘累加运算实现加速。经过测试,DSPMAC达到了运算加速的目的。     

新一代RISC机的主要特征和发展趋势研究

主要叙述了当代RISC主流技术及RISC的主要特征,并对RISC处理机的发展趋势以及关键技术进行了系统研究。     

新一代RISC机的主要特征和发展趋势研究

主要叙述了当代RISC主流技术及RISC的主要特征,并对RISC处理机的发展趋势以及关键技术进行了系统研究.     

面向特定应用的指令集自动扩展

面向应用扩展指令集是面向特定应用处理器设计过程的一个重要环节,这一工作的自动实现对于缩短产品开发周期具有非常重要的意义。现有的技术未能实现该过程的完全自 动化,而且在选择指令时并没有全面考虑指令对处理器面积和功耗的影响。本文设计并实现了一个面向特定应用的指令集自动扩展系统,该系统不仅可以根据应用特征自动扩展
新指令,而且可以自动完成编译器的修改。模拟结果显示,扩展的新指令能够在保持功耗、面积基本不变的前提下,带来4.7%～16.7%的性能提升。     

密码指令集扩展研究*

详细分析了常见密码算法的基本操作以及密码指令集扩展的研究现状,针对当前密码系统需要支持多种密码算法的特点指出未来密码指令集扩展的发展方向:指令设计需朝通用性上发展且通用密码处理器是处理器密码指令集扩展的最终目的。     

16位嵌入式RISC微处理器设计

设计了一款具有4级流水线结构的16位RISC嵌入式微处理器.针对转移指令,未采用惯用的延迟转移技术,而是通过在取指阶段增加相应的硬件结构实现了无延迟转移.采用内部前推技术解决了指令执行过程中的数据相关.同时通过设置相应的硬件堆栈实现了对中断嵌套和调用嵌套的支持.整体系统结构采用Verilog HDL语言设计,指令系统较完善.在软件平台上的仿真验证初步表明了本设计的正确性.     

RISC架构下的ARM微处理器应用研究

该文主要介绍了当下流行的嵌入式系统的RISC架构下微处理器ARM,分析ARM微处理器适应嵌入式系统的特点和它的相关产品适用的领域及其广阔的发展前景。     

高性能RISC微处理器硬件仿真器设计

在微处理器设计中,为了系统级软硬件协同仿真,在后端设计前必须采用硬件仿真器对设计进行系统验证．为此,采用FPGA设计32位RISC流水线结构微处理器的硬件仿真器．此设计主要包括以下特点：采用内存管理单元(MMU)可以实现虚拟地址管理;包括片上Cache,其中包括指令Cache(I-Cache)和数据Cache(D-Cache);采用标准SYSAD接口设计;包括片上乘除处理单元(MDU);实现精确异常处理．设计采用XILINX公司的xc2v2000实现,其工作频率为30MHz．     

多媒体芯片上RISC核的设计研究

多年来,我国无论军用、民用的地形图基本上均为印刷的纸地图,方便的电子地图则很少应用,而信息量大可视性好的地理信息使用的单位更少。主要原因是地理信息系统在我国虽取得了一些进展,有部分专用性地理信息系统投入使用,但在许多领域当中的应用尚处于起步发展阶段,...     

Implementation of a RISC microprocessor for programmable logic controllers

A special purpose RISC (reduced instruction set computer) microprocessor for programmable logic controllers (PLC), named PLCRISC, is proposed. To develop an optimal PLCRISC, we analysed existing PLC programs currently used in factories, with special attention to the instruction execution characteristics and features required for a high performance PLC processor. Based on this analysis, an optimal RISC-style instruction set and an architecture suitable for the required features are suggested. In particular, the instruction format, the instruction pipeline, and the detailed internal architecture are the significant characteristics of the proposed PLCRISC. The performance enhancement achieved with a PLCRISC is seen from a straightforward evaluation. ASIC implementation with VHDL is also discussed. The PLCRISC is under fabrication in a 0.8 μm CMOS technology.     

32位嵌入式RISC微处理器的设计

ＮＲＳ４０００微处理器是西北工业大学航空微电子中心设计的３２位嵌入式ＲＩＳＣ微处理器,在指令系统级与Ｉｎｔｅｌ的８０９６０ＫＡ完全兼容,具有自主版权,规模约３０万等效门。在微体系结构上采用了ＲＩＳＣ核心结构,提出了一种基于核心ＲＩＳＣ微操作的设计方案,具有简单,通用,灵活的特征,而且处理器开发更细粒度的并行性提供了可能,结合多执行部件,流水执行和乱序执行等先进技术,使得ＮＲＳ４０００既实现了与８０     

基于Verilog HDL实现RISC微处理器

介绍基于精简指令计算机技术的8位微处理器的设计与实现,主要包括指令集取指、分析、执行、回写单元的设计;以及取指、执行、回写三级流水线技术的实现。微处理器包含8个基本部件：时钟发生器、指令寄存器、累加器、算术逻辑运算单元、数据控制器、状态控制器、程序计数器、地址译码器。设计使用可综合的Verilog HDL语言描述,采用Xilinx公司最新的集成开发工具软件ISE 6．2及该公司的XC9572 Flash工艺CPLD器件和Modelsim验证实现。