基于互连线插值的时间数字转换器结构设计

全数字锁相环(All-digital Phase Locked Loop,ADPLL)中时间数字转换器(Time-to-Digital Converter,TDC)用于测量数控振荡器(Digitally Controlled Oscillator,DCO)输出时钟和参考时钟之间分数相位差,其分辨率越高,环路的相位噪声特性越好。为了提升TDC的测量分辨率,提出了一种对工艺偏差不敏感的环形互连线插值的TDC结构。本文首先给出了基于互连线插值TDC的系统结构,然后提出了一种工艺偏差不敏感的互连线结构实现等延时方法,并给出了环形的版图布局方案,最后利用仿真对提出的等延时实现方法进行验证。实验结果表明:该方法即使是在0.18μm CMOS工艺下也能将TDC的分辨率提高至皮秒级。     

FPGA进位链64通道时间数字转换器设计

使用XilinkXC7K325TFBG676设计一种用于高能辐射光源(HEPS)APD探测器的64通道TDC。采用"粗计数"+"细测量"相结合的方法;通过Carry4构造64条抽头延时链,完成64通道的时间内插;采用两级触发器锁存结构降低亚稳态发生的概率;千兆以太网进行数据传输。实验结果表明:64通道TDC的最小时间分辨为49ps,死时间为8ns,时间测量精度为46.77ps,微分非线性在[-0.1,0.12]lsb之间,积分非线性在[-0.1,0.31]lsb之间。     

基于FPGA+DSP的核信号数字时间谱仪设计

针对核电子学中核脉冲信号的高速实时数字化处理,设计了基于FPGA+DSP的两通道核信号数字时间谱仪。该实验平台基于数字恒比定时(dCFD)原理,采用高速运放和ADC进行模拟信号成型采样,数字信号送入FPGA完成波形判选、数据缓冲、FIR滤波和基线恢复,利用DSP实时信号重构和函数定时,通过USB2.0接口与上位机通信。该系统的主要特点是具有模数电路的高度集成、数字信号的实时运算,接近模拟定时的精度。     

基于TDC的时间数字转换模块研制

介绍了用于MWDC前端电子学读出信号测量的时间数字读出模块的研制。该模块基于FPGA强大的逻辑控制功能与数据处理能力,采用高精度、小封装、低功耗、低成本的专用时间数字转换芯片实现设计。测试结果表明该模块时间分辨好于55 ps,积分非线性好于1 LSB,微分非线性好于0.01%,能够满足应用需求。     

基于虚拟仪器的CMOS器件脉冲总剂量效应在线测试系统研制

从效应研究的角度出发,利用Labview软件,自行研制了基于PCI插卡式虚拟仪器的CMOS器件脉冲总剂量效应在线测试系统,详细介绍了其硬件结构和软件设计思想,利用该系统在"强光一号"辐射模拟装置上开展了试验验证,表明其原理和技术途径是可行的,基本掌握了开展CMOS器件脉冲总剂量损伤以及时间关联退火响应研究的关键测试技术.     

基于高温抗辐照SOI CMOS工艺的器件特性研究

绝缘体上硅（SOI）技术因其独特的优势而广泛应用于辐射和高温环境中,研究不同顶层硅膜厚度（tSi）的器件特性,对进一步提升高温抗辐照SOI CMOS器件的性能至关重要。本工作首先通过工艺级仿真构建了N沟道金属氧化物半导体场效应晶体管（NMOSFET）的模型,并对其进行了分析,基于仿真结果,采用015 μm抗辐照SOI CMOS工艺制备出具有不同硅膜厚度的实际器件,该工艺针对高温应用引入了设计与材料的优化。结果表明,薄硅膜和厚硅膜NMOSFET在150 krad(Si) 总剂量辐射下表现出相近的抗辐照加固性能,而前者在225 ℃高温下具有较小的漏电流,因此具有较薄硅膜的NMOSFET更适用于高温电子器件的制造。     

基于FPGA的时间间隔测量设计与实现

本文主要介绍了一种基于FPGA的高精度时间-数字转换器(TDC)。该TDC在设计上采用了粗计数与细时间测量相结合的技术。粗计数通过高性能的二进制计数器实现,细时间测量利用FPGA的快速进位链实现时间内插。为了改善测量分辨,在设计中借助Wave-Union方法对超大码宽进行了分割。为检验TDC的性能,对其进行了多项测试,获得较好的测试结果。该TDC在大于200ms的动态范围内的时间分辨率小于50ps。微分非线性(DNL)的范围为-1~1.5LSB,积分非线性(INL)的范围为-1.5~1.5LSB。该TDC将应用于In-beam PET影像装置中的飞行时间测量。     

基于FPGA的数字时钟设计

本文介绍一种基于FPGA的数字时钟设计方法：DCM（数字时钟管理器）。DCM使用完全数字反馈系统确保多个时钟同步,使用完全数字延迟线技术可以精确控制时钟的频率和相位。用户可以编程控制时钟任意倍频和分频及任意相位移动,使用非常方便可靠。文章还给出应用设计原理图及逻辑仿真波形图。     

基于FPGA的数字电源调节器研究与设计

详细描述了基于FPGA方案的数字电源调节器。首先介绍了数字调节器的硬件功能模块设计,重点对用于采样电源输出电流的高速高精度AD7634的工作原理做了描述,并给出了AD7634采集一个电压信号的工作波形;其次介绍了数字调节器的软件设计,包括调节器算法、功能以及在FPGA内的实现方法;最后,以一台15 A/15 V校正磁铁电源为样机,进行了闭环调节实验,给出了测试结果。     

快时间响应PPAC的研制与测试

正平行板雪崩计数器(PPAC)具有很快的时间响应,适合用于高事例率下裂变碎片的计数率测量。参考国内外相关文献,设计加工了一个8层的PPAC,整个PPAC的结构如图1所示。通过增加PPAC层数的方式增加了样品量,通过采用高强度的Kapton膜作为入射窗和出射窗,减少了PPAC的结构材料,从而减少了中子散射本底。该PPAC采用异丁烷作为工作气体,在高压-490V、气压650Pa的条件下测量了相邻两层PPAC之间的时间分辨。测量结果如图2所示,两层PPAC之间的时间符合谱的半高宽好于3.2ns。下一步     

基于DSP的电源测试系统的设计与实现

讨论了兰州CSR脉冲电源的测试系统,它基于TI公司的C6000系列的DSP.通过通用串口,把原始数据由PC传输到DSP,由DSP对接收到的数据进行差值,形成波形输出数据,通过FPGA来控制DAC的输出.     

基于0.6μm全差分运算放大器的设计

研究了一种全差分高增益、低功耗的CMOS运算放大器,采用折叠共源共栅结构、开关式共模反馈以及宽摆幅偏置电路。基于CSMC 0.6μm CMOS工艺,采用HSPICE软件对电路进行仿真。对各性能参数的仿真结果表明,该电路在输入2.5 V电压的情况下,此电路的开环直流增益为80 dB,相位裕度80°,单位增益带宽74 MHz,具有较高的增益,而且功耗小于2 mW。     

基于FPGA技术的数字鉴相器的设计与仿真

1数字鉴相器简介 数字三态鉴相器具有三个稳定状态，状态之间的转换由输入信号F1和F2的上升沿触发。状态2称为“滞后状态”，输出为吸入（Sink）电流；状态1称为“超前状态”，输出为提供（Source）电流；状态0称为“同相状态”，无输出操作。数字鉴相器的输出通过I/V转换线路后可变换得到与混频器类似的鉴相曲线。     

基于IC的数字化低电平射频前端设计与测试

介绍了基于IC的上海光源储存环新一代集成数字化低电平控制器的射频前端接收器设计、制造和性能测试。用L-C滤波电路在保证性能的基础上显著减小了系统的体积;用有源混频器使本振需求仅为-10dBm,减小了系统对本振信号放大器的需求。前端接收器通道的线性度范围达到30dB;采用可变放大器有利于通道内的电平匹配;RMS幅度误差在±0.15%以内,RMS相位误差在±0.2°以内;各个通道间的耦合干扰小于-70dB。     

10mm单层结构蜂窝状漂移室的制作与测试

本文总结了ＨＥＲＡ－Ｂ外部径迹系统北京合作组关于ＭＣ２－１０型蜂窝状漂移室的制作和测试情况。室平均效率近似为（９９．５±０．８）％，当高压大于２３００Ｖ时，效率呈饱和状态。在气体ＣＦ４／ＣＨ４（８０／２０）中，高压为２４００Ｖ时室的串扰小于３％。室中电子平均漂移速度约为１０５μｍ／ｎｓ，最大漂移时间小于８０ｎｓ。以上测试结果均达到了设计要求。     

双环型游标时间—数字变换专用集成电路的设计

低增益雪崩探测器(low-gain avalanche detector, LGAD)是一种硅基半导体探测器,其同时具有高时间精度和高空间分辨能力。由于LGAD的通道密度高,需通过高颗粒度的专用集成电路(application specific integrated circuit, ASIC)完成其高时间精度的读出,该ASIC需包含放大、甄别和时间-数字变换(time-to-digital conversion, TDC)功能。针对LGAD的高精度时间测量需求,本文进行了TDC电路的原型设计与测试验证。该TDC采用游标型的时间量化原理,结合双环型结构与延时差锁定,实现粗细结合的时间测量方式,兼顾了量化步长、电路面积、测量范围和转换时间。测试结果表明,该TDC实现了低于20 ps的最小量化步长和好于10 ps的时间精度。     

BEPCII基于数字采样的鉴相器设计

在北京正负电子对撞机重大改造项目(BEPCII)中,定时系统承担的任务是对储存环以及直线的各部分设备提供同步信号,从而协调整个对撞机系统的正常运行。描述了BEPCII定时系统鉴相器的设计原理和误差分析。该鉴相器用于对BEPCII不同途径传输的两路499.8MHz信号的相位进行鉴别。采用纯数字电路,不受温度以及湿度影响。且鉴相精度在1o以内。     

基于SCADE的反应堆中子倍增时间算法设计与验证

为实现反应堆装料至升功率期间对核裂变反应速率的密切监视,需对反应堆中子倍增时间进行正确稳定的测量。本文基于对中子注量率测量的统计特性分析,设计了一种适用于压水堆核仪表系统的倍增时间算法,并利用SCADE软件对实现了算法,同时在方家山核电工程2号机组上进行了堆上试验,试验验证了该算法的稳定性、及时性和有效性。因此,本研究设计的反应堆中子倍增时间算法能够应用于压水堆核仪表系统中子注量率测量信号的处理。      

一种基于数字延迟线的新型时间数码变换电路

提出了一种基于数字延迟线的时间数码变换方法,该电路具有精度和稳定性高．扩展性强的优点。在与传统计数式时间数码变换方法结合使用后．在使用低频自激振荡器的情况下,可以对较大动态范围的脉冲宽度进行测量,实现了较小的时间道宽和较高的测量精度。