维特比译码的仿真与实现

维特比译码算法是一种最大似然序列检测的方法,首先分析仿真了在不同判决方式和回溯深度下的维特比译码的性能,得出结论:在无线高斯信道中,维特比译码采用3比特软判决及回溯深度为48的时候,系统能达到最佳的效果;利用上述结论使用Q1900芯片实现了维特比译码。     

TD-SCDMA系统中维特比译码的规律研究及仿真性能分析

卷积码的状态转移规律可以用两种方法来描述,那就是编码矩阵和状态流图.状态流图展示了状态转移的去向,但不能记录状态转移的轨迹.网格图以状态为纵轴,以时间(抽样周期T)为横轴,将平面分割成格状.本文结合了TD-SCDMA系统中的卷积编码器,对Viterbi译码实现过程中的状态网格图的规律进行了深入研究,并通过MATLAB平台仿真,结果表明,在软件及硬件实现中,这些规律能使得有效的控制运算量,实现程序的优化.该规律的研究同样适用于其他卷积编译码.     

卷积编码和维特比译码

卷积编码和维特比译码是现代通信中普遍应用的技术。由于在现代通信中，大量应用DSP及FPGA等大规模、高速率、可编程芯片，给采用卷积编码和维特比译码带来了实现的可能，卷积编码和维特比译码的方法可以获得比其他编译码额外的编码增益，其应用会更普遍。卷积编码和维特比译码的介绍书籍很多，但多是从理论上探讨介绍，给出大量的公式，比较难懂。本文试图用一个最简单的卷积编码为例子，探讨卷积编码及维特比译码的具体实现方法，以及对这实现结果进行测试和验证，希望对开始这方面学习和研究的人带来一些参考意义。     

一种高速数传接收机的高效维特比译码结构设计

在高速数传接收机中,通常采用并行解调结构,解调后的数据以多路并行的方式送给译码单元,因此对应的译码也需采用相应的结构。本文设计了一种并行的维特比译码架构,降低现场可编程阵列(FPGA)器件的处理速率,以适应高速接收机的应用。     

基于FPGA的Viterbi译码的一种实现方法

介绍了一种实现Viterbi译码的方法。以3 bit量化软判决Viterbi译码为例详述了译码过程中的各个关键技术并对部分算法进行了优化设计。运用VHDL语言设计了译码器并在FPGA上得以实现,通过仿真和调试验证了设计的正确性。     

列表维特比译码算法在TD-SCDMA中的应用

卷积码在各通信系统中广泛使用,其最大似然(ML)译码算法为维特比译码算法(VA)。传统的维特比译码算法(CVA)仅产生一个最佳译码序列,在低信噪比(SNR)或者恶劣环境下,还是会出现较高概率的误判。为了提高译码性能,列表维特比算法(LVA)被提出,LVA可以同时产生L个候选最优幸存路径,对L个候选最优幸存路径分别进行校验比特验证,从而获得CVA更优的性能。在TD-SCDMA中大部分采用卷积编码的业务,文章将LVA应用到该系统中,并与CVA性能和实现复杂度上对比分析。从仿真结果可以看出,该LVA能提高1dB以上的性能增益。     

一种自适应维特比译码算法研究

在现代通信中,维特比译码是一种很好的纠错译码方法,对信道差错的控制,降低误码率,实现可靠通信有重要意义。然而随着译码约束长度的增加其实现的复杂度将会大大的增加。通过改进的维特比译码算法,在加比选模块时,设定一个门限和一个 N 值,计算每一步满足门限的路径数目,当其不满足与 N 值的关系时调整门限大小。这样每一状态选择最可能出现的若干条路径,从而减小当约束长度较大时译码的复杂度,实现快速译码。     

低速率语音通信中高效维特比译码的FPGA实现

维特比译码是卷积码勰码中一种最大似然的译码算法,文章给出了一种高效的卷积码编码及维特比解码FPGA硬件实现的结构,提出了一种采用（2,1,7）卷积码对2．4kbps MELP语音编码参数进行抗误码保护的信道编码方案。实验表明,能有效提舞噪声信道下传输的语音参数的抗误码性能。     

FPGA上分布式Viterbi译码器实现技术

分布式Viterbi译码器是一种物理分散、逻辑统一的译码器。它在多个现场可编程阵列（FPGA）上实现多功能模块,以充分利用各FPGA的容裕量,达到系统资源分配的平衡。通过一个大规模设计中分布式Viterbi译码器实例的剖析,说明分布式结构设计的特点及实现技术。这里给出的Viterbi译码器实例对其他分布式FPGA器件的设计也有较高的参考价值。     

一种基于FPGA的Viterbi译码器

介绍了一种(2，1，6)删余生成的(3，2，6)卷积码的Viterbi译码器的FPGA实现方法。该译码器基于软判决设计，约束长度为7。在具体实现中采用了全并行的处理方法，提高了译码速率。     

802.11b中卷积码和Viterbi译码的FPGA设计实现

卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。     

一种串行Viterbi译码器的FPGA设计与实现

介绍了基于超宽带(UWB)通信系统的(2,1,6)卷积码和Viterbi译码基本原理,设计了串行Viterbi译码器以及各个子模块实现电路,采用Altera公司的Apex20ke系列FPGA来综合实现,完成了Viterbi译码器硬件设计.该设计使用串行结构,回溯算法,占用LEs仅2195个,与并行译码相比节省了约50%的硬件资源.     

CDMA系统通用高速Viterbi译码器设计与实现

提出了一种可用于CDMA移动通信系统的通用高速Viterbi译码器的设计,并在Xlinx公司的FPGA平台上实现整个译码功能,该译码器已经成功应用到公安侦查部门3G终端定位系统中。该译码器具有通用性和高速性：该译码器可使用于CDMA2000、WCDMA和TD-SCDMA系统码率为1/2,1/3,1/4的卷积码字译码;可应用于不同的译码深度;译码速率可以达到10Mbit/s,在实际系统应用实现中成功使用接近8Mbit/s的速率。     

基于FPGA的高性能Viterbi译码器的设计

卷积码的Viterbi译码算法已经被广泛地应用到通信和信号处理的各个领域.为了兼顾性能和面积,文中设计的(2,1,7)卷积码的Viterbi译码器采用串并结合的方式,对译码器的核心部分加比选单元作出了较大改进,在性能和资源的占用等方面较传统的译码器有了较大改善.     

卷积码Viterbi译码器的FPGA设计与实现

主要介绍了卷积码中Viterbi译码器的FPGA实现方案。方案中设计了幸存路径交换寄存器模块，充分利用FPGA中丰富的触发器资源，减小了译码器状态控制的复杂度，提高了VB译码器的运行速度。     

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.     

一种基于FPGA的Viterbi译码器优化算法

Viterbi译码是卷积码的最佳译码算法,针对Viterbi译码器实现中资源消耗、译码速度、处理时延和结构等问题,通过对Viterbi译码算法及卷积码编码网格图特点的分析,提出一种在FPGA设计中,采用全并行结构、判决信息比特与路径信息向量同步存储以及路径度量最小量化的译码器优化实现方案。测试和试验结果表明,该方案与传统的译码算法相比,具有更高的速度、更低的时延和更简单的结构。