数字系统硬件在线进化技术研究

电路的在线进化设计是通过演化的方式实现电路的功能,可视为进化算法与可编程逻辑器件的结合;针对制约进化设计能力的主要“瓶颈”一染色体过长导致进化设计受限,文中一方面结合FPGA中的逻辑资源,采用基于LUT（查找表）逻辑功能与连线的分段编码方案,降低染色体长度,另一方面,采用了改进了的进化策略（ES）,以克服算法的早熟并加快收敛速度;文中以两位乘法器电路的在线进化作为实例,给出了具体的实现方法。     

逻辑电路的进化设计与在线评估

简要介绍电路进化设计的基本原理，提出并讨论基于最小项表达式的染体编码方案和以RAM查找表为核心的函数级FPGA原型，以及相应的内部进货实现方法，理论分析和进化实验结果表明，文另的编码方案与FPGA结构相结合可显示地减少运算量；基于相应的实验平台进行适应度在线评估，可显著提高进化速度、规模和成功率。     

仿生硬件在线进化技术研究

仿生硬件是一门新兴的研究领域,它提供了一种基于进化的电路设计新方法.目前,国内的研究主要以离线进化为主.介绍了仿生硬件的在线进化,给出了电路进化系统的硬件结构和软件流程.实例证明基于进化算法、JBits API和RC1000板卡实现硬件在线进化是可行的.     

使用可进化核在线进化算法级数字硬件系统

提出一种基于可进化实时可参数化核(RTP核)的算法级数字硬件在线进化设计方法,可根据用户设计实时改变软IP核的功能.给出可进化RTP核的概念和模型,并以HDB3编码器设计为例,给出可进化RTP核的进化设计方法和基于可进化RTP核的数字系统设计方法.使用可进化RTP核可以实现任意算法级数字硬件系统的在线进化、自适应与自修复,为进化硬件的工程应用提供了一种可行的实现方法.     

基于多级搜索区域的协同进化遗传算法*

针对传统多种群协同进化算法仍然存在收敛速度慢、计算复杂性不能随进化过程有效降低等问题,提出了一种基于多级搜索区域的协同进化遗传算法,给出了一种衡量种群进化停滞的标准。通过聚类分析将搜索区域划为三个等级,对于较高等级的区域加强搜索粒度,逐步缩小搜索范围,提高了收敛速度并降低了算法复杂度。实验结果表明,该算法是求解最优化问题的一种有效方法。     

遗传算法及其进化硬件设计研究

遗传算法(Genetic Algorithms，GAs)是进化计算中的重要领域．也是人工智能迅速发展的重要领域，它是一类模拟自然进化过程和达尔文“适者生存”的算法。这一算法企图通过使用诸如交叉、变异等算子从先前的候选解中生成最佳解。进化硬件(Evolvable Hardware，EHW)则是受自然进化得到灵感、设计硬件系统的新型设计方法，它是进化计算技术和电子硬件结合的产物。本文给出GAs在计算机模型中的基本概念．讨论进化再配置硬件的设计，最后给出几个进化实验的例子。     

硬件进化中演化算法的研究及应用

详细介绍了硬件进化的概念,硬件进化的原理与实现思想,遗传算法与蚁群算法动态融合的基本原理,融合后算法中遗传算法及蚁群算法规则.融合过程中遗传算法与蚁群算法动态衔接问题以及融合后的算法在硬件进化中的应用过程.最后,分析了通过该算法进化后硬件的进化应用前景.     

基于可进化硬件的容错技术及其原理

可进化硬件客错技术是一种模仿生物进化过程的容错方法。随着进化算法的发展和可编程器件的应用，现已成为世界各国容错计算技术领域新的研究方向。可进化硬件容错技术不是采用传统的静态冗余技术实现容错，而是利用可进化硬件本身固有的特性实现客错。本文重点论述了可进化硬件技术的两个基本要素，即进化算法和可编程器件；并分析了可进化硬件的容错原理和实现方法。     

基于FPGA的数字电路进化设计与实现

针对目前演化硬件研究中的关键问题:电路的数学表示方法、遗传算法和快速重构硬件平台,文章建立了一个用于描述数字电路的电路网络演化模型;设计了矩阵组编码算子,改进了精英保留策略;最后基于虚拟可重构技术在FPGA中建立了一个适于演化操作的硬件平台,实现了数字电路的内部进化;实验结果验证了该模型的可行性与有效性,采用的矩阵组编码算子在(8,8,8,4)演化区域内显著提高了电路演化的速度,为演化硬件的进一步发展了提供新的方法。     

基于进化算法的硬件演化基础研究

演化硬件研究将进化思想应用于电子系统内部结构的设计和调整,以实现硬件电路的自组织、自适应和自修复,从而提高系统的可靠性.介绍演化硬件的概念、基本原理和实现方法,指出目前研究存在的主要问题,给出进一步研究的设想与建议.     

一种分解演化的电路自动设计方法①

提出一种并行递归分解算法,它有规律地将待演化电路逐步分解直到设计成功,整个过程无需人工干预,提高了电路设计的自动化程度。该算法将目标电路的演化设计过程转化为其多个子电路的并行演化过程,并利用＂特长个体＂的互补性提高搜索效率。实验表明,该分解策略能有效提高演化逻辑电路的设计效率和成功率。     

基于精英池演化算法的数字电路在片演化方法

20世纪末演化硬件技术的提出为实现硬件系统的自适应与智能化等特征提供了一种可行的新技术,现阶段电路进化是演化硬件研究的热点之一.该文引入人工经验与规则,提出一种扩展矩阵编码法,保护具有较优结构的电路个体不易被淘汰;其次,基于多目标和局部寻优技术,结合子电路杂交与单元重要性的自适应变异策略,提出了一种设计数字电路的精英池演化算法,并在可编程逻辑器件上实现电路的自主动态重构与评价等演化过程.     

电路外部演化生成的软件模拟

介绍了一个基于演化母板的演化平台,该平台使用的是演化母板和基本元素相分离的结构,允许有更多类型的基本元素通过子板接入到演化母板上,使生成的电路种类更多,方式更加灵活。以一位全加器为实例,说明如何利用软件模拟方法实现电路外部演化生成。利用二叉树进行适应度评估的软件模拟,给出了主要函数程序代码。     

基于虚拟可重构平台的时序电路演化设计

目前,电路进化设计是演化硬件研究的主要方向之一。而时序电路由于存在反馈环不便于进行电路描述和软件仿真。文中对时序电路的演化设计方法进行了改进,提出了专门针对时序电路演化的虚拟可重构平台,建立起电路编码与HDL代码的映射关系。应用TEXTIO和MATLAB来辅助仿真测试过程,使测试向量数量巨大、难以处理的问题得到很好地解决。最后调用ModelSim完成了FSM的演化实验。实验结果验证了基于此平台演化时序电路的可行性和有效性。     

基于函数级FPGA原型的硬件内部进化

电路进化设计是现阶段可进化硬件（EHW）研究的重点内容，针对制约进化设计能力的主要“瓶颈”，该文提出并讨论了一种简洁高效的内部进化方法，包括基于函数变换的染色体高效编码方案，与之配套的函数级FPGA原型和进化实验平台以及在线评估与遗传数自适应方法等，交通灯控制器，4位可级联比较器等相对复杂且具应用价值的电路的成功进化，证明该方法适用于组合，时序电路的进化设计，并可显著地减少运算量，提高进化设计的速度和规模。     

可用于演化硬件的改进自适应遗传算法研究

为提高演化硬件在演化过程中的收敛速度,以解决其可扩展性问题,研究了标准遗传算法的3个遗传算子,分析了进化不同阶段对遗传算子的不同要求及其对收敛速度的影响.在Srinivas的自适应策略和基于阶段进化的自适应策略的基础上,提出一种新的针对变异算子的自适应策略,并在轮盘赌选择方式中加入适应值标度变换.结合实例,对改进后的算法进行了仿真,结果表明了加入适应值尺度变换和新的自适应策略后,算法的收敛性有所提高.