一种零中频高斯白噪声添加装置的FPGA实现

提出了一种基于FPGA实现的高斯白噪声添加装置的算法和实现结构。利用易于硬件实现的矩阵变换和异或运算产生均匀分布随机数,然后根据Box-Muller方法使用查找表法将产生的均匀随机数转换为高斯分布随机数,最后使用自动搜索逼近算法实现对目标信号不同信噪比噪声的添加。仿真和实测结果表明,该装置可用于对无线通信信号进行高斯白噪声的添加。     

基于FPGA硬件实现高斯随机数生成研究

在信息通信安全领域内,密钥的安全性直接影响公开加密算法的安全性,而密钥的安全性又与随机数的产生及其随机性能的优良息息相关,所以随机数的作用就变得非常的重要。文章基于FPGA硬件来实现高斯随机数生成,算法实现总体共分为两部分,第一部分采用Combined Tausworthe算法实现产生均匀分布的随机数序列;第二部分为Box Mulle算法,利用两组均匀分布的随机数通过转换来产生高斯随机数。产生的随机数的随机性表现良好。高斯随机数目前是应用最为广泛的一类随机数,所以对FPGA的高斯随机数生成器的研究具有非常重要的实际意义。     

FFT算法的一种FPGA设计

在分析了快速傅里叶算法理论的基础上,提出了一种频率抽取基4FFT的FPGA设计方案,针对现有FFT的FPGA实现过程中蝶形运算需要频繁乘以多个旋转因子提出了改进方法,减少了旋转因子的乘法次数和存储空间,加快了蝶形运算的速度,设计的地址映射方法,无需运算即可得到所需数据的存放地址,并结合采用乒乓结构和流水线方式,来提高快速傅里叶变换(FFT)FPGA实现的速度,为实现FFT算法提供了一定的参考价值。     

拟蒙特卡罗-高斯粒子滤波算法研究及其硬件实现

该文针对粒子滤波计算量大,难以在工程中应用的问题,用拟蒙特卡罗采样(QMC)代替蒙特卡罗采样(MC),减少了运算量。分析并给出了拟蒙特卡罗-高斯粒子滤波(QMC-GPF)算法的并行结构。在该并行结构的基础上,研究了基于FPGA的QMC-GPF的设计与实现。在实现过程中选取2作基数来产生Faure序列,将乘法运算、求模运算简化为便于在FPGA中实现的按位异或运算;采用查找表实现指数函数等复杂函数的计算,充分利用了FPGA中大量的Block RAM资源;给出了Cholesky分解矩阵各元素的并行计算结构。以红外图像弱小目标跟踪实验为例,验证了本设计的有效性和实时性。     

N次方算法的FPGA高性能实现

石油勘探过程中所采用的PSDM算法因其计算的复杂度高,规模大,并行度低,所以采用集群的方法不能很好得加速运算,鉴于此我们考虑用FPGA将其算法移植到硬件芯片中.因算法中含有大量M^N运算,所以如何在FPGA中构建速度快、占用资源少的N次方运算器,成为了移植是否成功的关键.本文通过对power运算的算法分析,考虑其数学性质,结合FPGA具体环境设计出全新power运算模块,并将其应用到石油勘探计算中,成功达到了加速运算的预期目标,同时也把硬件的资源消耗降低到新的水平.另外,此运算可以很容易扩展到更宽数据位的运算,具有通用意义.     

基于FPGA的IDEA加解密算法的研究和实现

加密技术是数据保密通信的关键技术。研究加密算法、保障数据安全具有重要的现实意义。IDEA算法是一个好的加解密算法。本文用FPGA设计并实现了IDEA算法的加解密器。对于算法实现的关键运算模块,通过对几个经典运算算法的比较验证,选择合适的算法进行优化设计。利用状态机的优良特性控制算法的运算。结果表明,该设计消耗资源少,运算速度快,算法更适应FPGA特性,具有一定的应用价值。     

研究如何产生Gaussian伪随机数

通过研究经典的Polar算法和Marsaglia-Bray Rejection,分别从不同角度分析两种算法产生高斯伪随机数的质量和速度,然后对比两种算法并比较了他们的优缺点,最后对这两种算法进行了一些改进,从而得出可以提高高斯伪随机数的产生速度和随机数之间的相关性的方法。     

基于FPGA的高分辨率红外目标检测技术研究

本次研究面向红外对空预警探测领域的实际问题,开展高分辨率红外图像目标检测算法设计与工程化应用验证。文中研究设计了基于中值滤波、卷积滤波核形态学滤波等的目标检测算法,并基于FPGA平台进行硬件移植验证与测试。实验表明本文采用的方法可以实现对高分辨率红外图像的目标检测功能,并且基于FPGA硬件提升算法的运算速度,使算法在FPGA硬件平台上完成实时运算传输的要求。     

基于DSP＋FPGA的高速通用实时信号处理平台设计

为了数据采集处理设备小型化、智能化和一体化,完成大量数据的采集和实时处理,并通过特殊算法完成复杂运算的目的,本文杓建了一种基于DSP＋FPGA的信号处理平台。该平台采用FPGA来实现FFT运算,利用DSP来完成频域信号的分析和处理以及与上位机的通信,应用CPLD来完成整个系统时序控制。该平台主要特点是硬件电路器件具有实时快速的执行速度,并使用了低功耗、低成本的DSP芯片。     

一种基于FPGA的ECC点乘优化设计

现场可编程门阵列（field programmable gate array,FPGA）具有丰富的计算、存储等资源,广泛应用于密码算法、实时通信等高并行、高数据吞吐量、计算复杂的领域。现有的基于FPGA实现ECC点乘的方案,存在计算架构设计并行程度低,计算所需的逻辑资源过大的问题。针对以上问题,提出了一种基于FPGA实现ECC点乘的优化设计。通过采用RAM寻址方式设计出计算架构,并构造了一个流水线状态机,利用FPGA并行计算的优势,多次并行使能调用点加、模加、模乘、模逆算法模块,实现了高效的ECC点乘操作。实验结果表明,所提出的优化设计有效地缩减了FPGA的LUT逻辑资源,并提高了ECC点乘运算的计算速度。     

伪随机数发生器的FPGA实现与研究

在很多实际应用中，直接利用FPGA产生伪随机序列的方法可以为系统设计或测试带来极大的便利。本文给出了基于线性反馈移位寄存器电路，并结合FPGA的特有结构，设计了一种简捷而又高效的伪随机序列产生方法。最后通过统计对比，说明了这种方法所产生的随机序列不仅可具有极长的周期，而且还具有良好的随机特性。     

Thermal Noise Random Number Generator Based on LFSR

With the rapid development of cryptography, the strength of security protocols and encryption algorithms consumedly relies on the quality of random number. In many cryptography applications, higher speed is one of the references required. A new security random number generator architecture is presented. Its philosophy architecture is implemented with FPGA, based on the thermal noise and linear feedback shift register（LFSR）. The thermal noise initializes LFSRs and is used as the disturbed source of the system to ensure the unpredictability of the produced random number and improve the security strength of the system. Parallel LFSRs can produce the pseudo-random numbers with long period and higher speed. The proposed architecture can meet the requirements of high quality and high speed in cryptography.     

Design of High Speed AWGN Communication Channel Emulator

This paper presents a method for designing a high accuracy white gaussian noise generator suitable for communication channel emulation. The proposed solution is based on the combined use of the Box-Muller method and the central limit theorem. The resulting architecture provides a high accuracy AWGN with a low complexity architecture for a digital implementation in FPGA. The performance is studied by means of MATLAB simulations and various complexity figures are given.     

用于SRAM PUFs的伪随机数发生器的FPGA实现

信息安全问题日益突出,而随机数则是信息安全系统的基石.本文以哈希算法为核心设计了一种伪随机数发生器,其以静态随机存储器物理不可克隆函数（Static Random Access Memory Physical Unclonable Functions,SRAM PUFs）为熵源,能够产生大量的伪随机序列.通过对熵源有效性的在线监测以及对种子的动态重播操作,本文提出的用于SRAM PUFs的伪随机数发生器提高了伪随机序列的安全性,可应用于各种高安全等级加密系统中.该发生器在FPGA开发平台上得到实现,其发生速度达598.1Mbps.随机数检测套件NIST分析结果表明：该伪随机数发生器的输出通过了所有测试项目,具有良好的随机性.     

一种基于熵源分离模型的可重构安全原语

在信息爆炸时代,信息的安全问题受到了广泛关注。在物联网设备的加密协议中,物理不可克隆函数(PUF)与真随机数发生器成为加密协议中基本的安全原语,提供了轻量级的解决方案。文章提出了一种熵源分离模型,能够分离环形振荡器中抖动(真随机数发生器的熵)和工艺偏差(PUF熵)引起的延时。基于该模型,在FPGA上设计了一种可重构的双工作模式电路,通过改变模式可分别生成PUF和真随机数。相较于FPGA上独立设计的PUF和真随机数发生器,该结构具有资源开销小、面积利用率高、功耗低等优势。实验结果表明,生成的PUF稳定性高、唯一性强、均匀性好;真随机数序列均通过了NIST测试,具有高随机性和不可预测性。     

Generation of random bits with accurate and reproducible statistical properties

The generation of "accurate" random bits is the key problem of the techniques which use random numbers. First the author establishes the accuracy requirements of a random bit generator for serial and parallel number generation. Then known methods are shown to be unsatisfactory for accurate applications. An accurate bit generator is proposed which provides a binary variable with equiprobable values within a 10^-4to 10^-5accuracy range.     

Deciphering a linear congruential encryption

It is shown that the multiplier, the increment, and the seed value of a linear congruential random number generator on a binary computer can be deduced from the leading bits of the "random" numbers that are generated.     

基于FPGA的高速误码插入技术分析

随机误码插入技术用于数字网传输损伤模拟系统,以模拟信号在信道中的误码损伤。提出了当前误码损伤模拟设备存在处理速度慢、效率不高的问题,针对此问题分析了基于FPGA的误码插入常规方法。在此基础上提出了一种新型的高速并行误码插入方案,该方案采用线性反馈移位寄存器构造多路随机数发生器,同时保证误码图案的等效性,实现了对信号的并行处理。进行了测试,结果符合指标要求,性能良好,便于实现。     

基于FPGA的数字信号传输性能分析仪

文中分析的FPGA系统以数字电路为核心,由数字信号发生器、低通滤波器、加法器、伪随机信号发生器、数字信号分析电路组成。并通过对系统方案的对比,以及电路、软件的分析与设计,针对数据率误差、伪随机码误差、眼图和眼幅度均进行了实测,检测结果显示误差值均在允许范围内。     

Logistic chaotic sequence generator based on physical unclonable function

Logistic nonlinear chaotic system has many good characters such as initial value sensitivity and topological mixing in the some parameter condition,which is used to create the random sequence signal generator.Because of the attributions of randomness and uniqueness even under the exact,the same circuit layouts and manufacturing procedures,there is still an instinct unclonable difference in each integrated circuit.Therefore,a new sequence stream generator was proposed based on Logistic chaotic system and physical unclonable function designed by double output look-up-table (LUT).The output of the Logistic sequence generator was associated with a specific physical circuit.This kind of sequence generator could resist an attack such as the replication of the keys of the system.The system was designed and tested on the Xilinx FPGA board.The results show that the same architecture of the circuit and the same config file operated on the different FPGA developing board can generate the total different random chaotic sequence stream and improve the randomness of the stream.