基于模块局部可重构FIR滤波器设计

介绍了一种使用动态局部重构技术设计可重构FIR数字滤波器的方法,是一种注重面积效率高、灵活性强,允许动态插入或删除局部模块的方法,并在Xilinx Virtex-4 FPGA上实现.这种设计方法比传统的FIR滤波器的设计方法具有占用资源更少、重构时间更短、高速灵活性等优点.     

运用CFNN进行FIR数字滤波器优化设计

基于神经网络优化设计显示的良好性能,提出了一种直接从FIR数字滤波器的复频响应构造的复数前馈神经网络(CFNN)算法,推导验证了CFNN算法是余弦基NN算法的一个推广.最后,通过设计实例和仿真比较,证明了CFNN算法性能优于余弦基NN算法,具有良好的泛化能力.     

A Low-Power Digit-Based Reconfigurable FIR Filter

In this brief, we present a digit-reconfigurable finite-impulse response (FIR) filter architecture with a very fine granularity. It provides a flexible yet compact and low-power solution to FIR filters with a wide range of precision and tap length. Based on the proposed architecture, an 8-digit reconfigurable FIR filter chip is implemented in a single-poly quadruple-metal 0.35-$muhbox m$CMOS technology. Measurement results show that the fabricated chip operates up to 86 MHz when the filter draws 16.5 mW of power from a 2.5-V power supply.     

一种可重构的快速有限域乘法结构

在一种改进的串行乘法器的基础上,提出了一种可重构的快速有限域GF (2m )(1＜mM)乘法器结构。利用一组配置信号和逻辑电路来改变有限域的度m,使得乘法器可以重构和编程。同时采用门控时钟减小电路功耗。该乘法器结构具有可重构性、高灵活性和低电路复杂性等特点。与传统的移位乘法器相比,它将乘法器速度提高一倍。这种乘法器适合于变有限域,低硬件复杂度的高性能加密算法的VLSI设计。     

FIR算法在可重构专用处理器中的并行化实现

基于FIR算法在数字信号处理系统中的重要性以及当前对于高性能实时处理的需求,在一款可重构专用处理器平台上实现了FIR算法的并行化。并且对传统的直接型乘累加器进行了改进,提出了一种效率更高、延时更低的乘累加器,提高了FIR算法的性能。实验结果表明,设计的并行FIR滤波器误差在10~(-8)量级,对大于1 k点的FIR运算并行化效率达95%以上,加速比达3.85以上。     

基于可重构FPGA技术的自适应FIR滤波器的实现

有限冲激响应(FIR)滤波器设计遇到的难题是滤波要进行大量乘法运算,即使是在全定制的专用集成电路中也会导致过大的面积与功耗.对于用硬件实现系数是常量的专用滤波器,可以通过分解系数变为应用加、减和移位而实现乘法.FIR滤波器的复杂性主要由用于系数乘法的加法器/减法器的数量决定.而对于自适应FIR滤波器,大多数场合下可用数字信号处理器(DSP)或CPU通过软件编程的方法来实现,但是对于要求高速运算的场合,VLSI实现是很好的选择.基于这一考虑,可以用符号数的正则表示(CSD)码表示系数, 再利用可重构现场可编程门阵列(FPGA)技术实现.可重构结构的应用,能保证系统的其余部分同时处于运行状态时实现FIR滤波器系数的更新.文中利用CSD码和可重构思想,提出了用FPGA实现自适应FIR滤波器的一种方案.     

Reconfigurable Filter Coprocessor Architecture for DSP Applications

Digital Signal Processing (DSP) is widely used in high-performance media processing and communication systems. In majority of these applications, critical DSP functions are realized as embedded cores to meet the low-power budget and high computational complexity. Usually these cores are ASICs that cannot be easily retargeted for other similar applications that share certain commonalities. This stretches the design cycle that affects time-to-market constraints. In this paper, we present a reconfigurable high-performance low-power filter coprocessor architecture for DSP applications. The coprocessor architecture, apart from having the performance and power advantage of its ASIC counterpart, can be reconfigured to support a wide variety of filtering computations. Since filtering computations abound in DSP applications, the implementation of this coprocessor architecture can serve as an important embedded hardware IP.     

一种用FPGA实现的FIR滤波器结构

A digital FIR filter architecture implemented in FPGA is described．The FIR architecture is based on a pipelined multiply-add-accumulator（MAC）which employs carry-save array．To save the delay time and hardware resources，multiplier uses the partial products generated by modified Booth algorithm．The FIR architecture is written in VHDL，and is synthesized into FPGA．The synthesis result shows that the proposed FIR architecture  can run at 50 MHz clock rate in FPGA XC4025e-2．     

一种基于CSD架构的新型高速可重构滤波器

提出了一种新型的基于CSD粗粒度的高速可重构滤波器结构.该结构采用了一种新的优先级译码数据选择方案,使得滤波器不但具有可重构特性,同时大大降低了重构电路的复杂度.通过改进加法结构减小关键路径延时,提高了系统工作频率.芯片核面积5.4mmx5.6mm,系统的最高工作频率为131 MHz.     

采用分布式算法的高速FIR滤波器ASIC设计

对DA算法的FIR滤波器和传统乘加结构FIR滤波器的性能进行了比较,介绍了改进DA算法的原理;对分别采用FPGA和芯片实现的DA算法高速FIR滤波器的性能指标进行了比较;介绍了ASIC芯片设计时存储器的可测性设计方法,以及存储器对布局布线策略的影响。最后,给出了版图形式的设计结果及电路验证信号波形。     

基于并行FIR滤波器结构的数字下变频

对宽带信号进行并行处理,可同时满足低功耗和实时性的要求,已成为目前宽带信号处理的研究热点。本文提出了一种可在FPGA中实现的并行快速FIR滤波器设计方法。该方法通过应用并行多相处理技术中的一种新型分布式处理算法,在滤波器结构上实现了多级级联的形式,增强了中频处理的灵活性和通用性,节省了硬件开销。仿真结果表明,该算法很好的解决了原始低通滤波器速度跟不上A/D采样率的问题,把采样率提高到了320MHz以上。同时该方法应用软件实现并行信号处理,避免了使用DDC专用芯片,具有较强的通用性,可以很好的移植到其他CPLD中。     

一种基于FPGA的并行流水线FIR滤波器结构

提出了一种在FPGA器件上实现的流水线并行FIR滤波器结构。首先比较了FIR滤波器三种硬件实现所用的资源,然后在理论上推出该流水线并行结构滤波器的实现方法及其可行性,给出了硬件实现模块。实验结果表明,这种改进滤波器结构实现的算法可以灵活地处理综合的面积和速度的约束关系,使设计达到最优。     

基于自适应遗传算法FIR数字滤波器优化设计

FIR数字滤波器优化设计的目标是对滤波器理想性能的逼近。遗传算法是一种模仿生物进化过程的全局优化概率搜索算法,它提出了一种求解复杂系统优化问题的通用框架,且不依赖于问题的领域和种类,在此将自适应的遗传算法应用于FIR数字滤波器的优化设计,通过评价种群的“早熟度”来自适应调整交叉率和变异率,提高了遗传算法的搜索效率。计算机仿真结果证明,该算法能够获得满意的滤波器性能。     

基于并行流水线结构的可重配FIR滤波器的FPGA实现

数字信号处理,常常是计算密集和高性能需求的。FIR滤波器由于其稳定和简单,在数字信号处理中常被采用。随着实时性和低成本要求的提高,对FIR滤波器的要求也越来越高。单一的流水结构和并行FIR结构都不能很好地满足实现性要求。因此,在这里提出一种用于FPGA实现的并行流水结构的FIR滤波器的实现方案。     

一种基于JPEG2000标准的高性能FIR滤波器组设计

文章提出了一种基于JPEG2000标准中无损压缩滤波器组的VLSI实现方法，在文章中我们充分利用了小波系数是2的幂的和的形式的性质，FIR滤波器的线性性质以及流水线的设计技术，不需要乘法器就完成了小波变换，本文所提出的设计方法的特征：没有为小波变换专门设计下采样模块，而是通过一个时钟分频方案来完成；通过移位加来代替乘法运算；无“等待时间”的开销；吞吐量高，芯片面积小，实验结果表明本文提出的方法是一种适合于VLSI实现的设计方案。     

Area,Speed and Power Optimized Implementation of a Band-Pass FIR Filter Using High-Level Synthesis

Wireless Personal Communications - This paper proposes an area, speed and power-optimized band-pass digital signal processing filter targeted for Kintex-7 Field Programmable Gate Array device. The...     

基于ALU架构的面积优化FIR滤波器设计

提出了一种新颖的基于ALU架构的FIR数字滤波器,这种架构采用存储器和计数器实现FIR滤波器的卷积运算.当FIR滤波器的阶数增加时,该架构的逻辑单元基本不变,存储空间仅线性增加,而不像传统分布式架构的存储空间呈指数增加.因此,这种基于ALU架构的FIR数字滤波器的等效逻辑门数大幅减少.FPGA综合结果表明,当FIR滤波器的阶数大于64阶时,基于ALU架构的FIR滤波器比传统分布式架构的滤波器使用更少的等效逻辑门数.     

一种基于FPGA的FIR滤波器实现结构

提出了一种在FPGA中能灵活实现各种FIR滤波器的结构。该结构以使用流水线技术的高速乘法累加器(Multiple Accumulator,MAC)为核心,通过逻辑设计中时间-空间的互换,以最优的资源消耗来实现各种性能的FIR滤波器.最后以DVB-C系统中基带成形滤波器的设计实现为例与传统实现结构进行比较,结果表明此实现结构能灵活处理综合面积和速度的约束关系,具有更优的性价比.     

Minimum-Phase FIR Filter Design Using Real Cepstrum

The real cepstrum is used to design an arbitrary length minimum-phase finite-impulse response filter from a mixed-phase prototype. There is no need to start with the odd-length equiripple linear-phase filter first. Neither the phase-unwrapping nor root-finding procedure is needed. Only two fast Fourier transforms and a recursive procedure are required to find the filter's impulse response from its real cepstrum. The resulting filter's magnitude response is exactly the same as the original one even when the filter is of very high order     

可配置GF(2m)域Digit-Serial乘法器

本文针对椭圆加密算法的应用，基于已有的GF(2^m)域Digit—Serial不可配置乘法器，通过控制输入数据格式、内镶GF（2^m）域Digit—Serial不可配置乘法器，得到了一个在硬件上可配置的快速乘法器。运用本文的思想实现了可计算域值为150～256的GF(2^m)域Digit-Serial的乘法器，用此乘法器计算域值为163的乘法，仿真结果同域值为163的不可配置并行乘法器的一致。本文最后还给出了几种可配置乘法器结构的性能比较，结果表明在硬件上可配置的GF（2^m）域乘法器解决方案中，本文提出的结构克服了并行可配置乘法器在大域值应用中关键路径延迟太长、硬件开销太大，串行可配置乘法器实现速度太慢的弊病。需要说明的是，本文的实现方法可以内镶各种不同的GF（2^m）域Digit-Serial不可配置乘法器以满足实际应用的需要。