基于软硬件协同的AAC和AVS音频可重构解码器

在分析AAC和AVS音频特点的基础上提出了1种软硬件协同的AAC和AVS音频可重构解码器设计方案,这种方案能以很少资源以及较低的运行频率来实现2种压缩标准的解码。     

多机协同干扰组网雷达的资源调度方法

针对组网雷达频段宽、空间离散及自由度高而造成的干扰难度大的问题,本文提出一种多干扰机协同压制组网雷达系统的干扰波束和功率资源联合调度方法。首先,基于干扰信号模型以及组网雷达系统和随队支援干扰系统的几何位置关系建立敌方雷达回波信号模型;然后,结合压制干扰环境下敌方雷达回波信号模型,推导了组网雷达的目标检测概率,并将其作为性能指标以量化组网雷达的检测性能;最后,考虑到组网雷达与干扰机的工作频率匹配度给干扰资源分配带来的影响,建立并求解了带有干扰资源约束条件的干扰波束和功率联合优化问题。仿真结果表明,与干扰资源均匀分配方法相比,本文所提的干扰波束与功率资源联合调度方法能有效提升随队支援干扰系统的干扰性能,并降低组网雷达的检测性能。     

动态可重构技术浅述

动态可重构技术可以利用可重配置硬件的灵活性,使可重配置硬件不同时刻完成不同的功能.分析表明,通过对可重配置硬件的复用进而扩大硬件的等效规模,可以节省硬件资源的面积、输入/输出管脚和系统的功耗等.研究了动态可重构技术包含的内容,讨论了动态可重构系统设计过程中需要考虑的问题并描述了其发展趋势.     

基于多机协同的组网雷达欺骗干扰策略

针对组网雷达抗欺骗干扰能力强的特点,分析了利用多机协同对组网雷达进行航迹欺骗的可行性.利用多无人机协同干扰,可以将分布式干扰及空间航迹融合的优势充分发挥,取得理想的欺骗干扰效果,在敌方的雷达网信息融合系统中形成欺骗干扰航迹.首先从几何关系上分析了飞行器完成欺骗干扰的运动条件,并提出了分步优化的干扰航迹数学模型.利用该规划模型可以降低协同干扰的难度,同时使假目标成功避开威胁区域到达目标位置.仿真实验证明了模型的可行性与可靠性.     

基于多流水线的可重构系统

介绍一种采用多条运算流水线技术的粗粒度动态可重构计算系统．使得能够在时间维和空间维上同时开发算法的循环级并行性。在此基础上研究了可重构器件的细织结构形式以及面向动态可重构的互连网络．并给出了在该系统上求解一般问题（如FIR）的重构与执行过程。最后，为实现算法到结构的自动化映射而初步建立了协同编译器框架并展望了在系统中融合向量技术的前景．     

基于System Generator的动态局部可重构设计方法

在动态局部可重构设计过程中,系统级设计到现场可编程门阵列（FPGA）硬件实现,还需要大量的寄存器传输级（RTL）硬件语言编写,导致设计效率下降的问题。针对该问题,以Xilinx公司最新提出的动态局部重构设计流程———早期获取部分可重构（EAPR）为基础,利用System Generator软件,提出一种动态局部重构的设...     

基于可重构核的FPGA电路设计

电路系统的自适应性、紧凑性和低成本 ,促进了在嵌入式系统中软硬件的协同设计。在线可重构FPGA不仅可以满足这一要求 ,而且在可编程专用电路系统设计的验证及可靠性等方面有着良好的应用 ,文中介绍了可重构 FPGA的实现结构及评估方法 ,提出以线性矢量表征可重构 FPGA及其可重构核的研究模型 ,以及基于可重构核的模块化设计 ,认为面向分类的专用类可重构 FPGA应当是现阶段可重构 FPGA的研究主题。     

基于高速串行总线的可重构信号处理机

介绍了一种基于高速串行总线的机载火控雷达可重构信号处理机的设计与实现,以及高速串行总线的技术优势,分析了机载火控雷达可重构并行信号处理机系统互连的需求,讨论了处理机的系统架构、串行总线协议、串行总线端点和链路管理器的设计实现和总线错误监测及处理方法。该处理机不仅有效解决了数据传输的瓶颈问题,而且实现了数据传输拓扑结构的可重构,提高了信号处理系统的灵活性和可靠性。     

基于FPGA的动态可重构系统设计与实现

近年来,随着计算机技术的发展,尤其是现场可编程门阵列FPGA的出现,使实时电路重构成为研究热点.基于FPGA的重构系统具有自适应、自主修复特性,在空间应用中具有非常重要的作用.介绍FPGA可重构技术的分类以及动态可重构技术的原理,并在此基础之上选取Virtex-4系列FPGA给出一种动态重构的应用以及具体实现,即通过微处理器(ARM)结合多个FPGA,并采用一种新的边界扫描链方法对多个FPGA进行配置,从而实现局部动态可重构.这种实现方法具有较强通用性和适于模块化设计等优点.     

一种基于多阶段模拟退火的异构可重构阵列布局算法

异构可重构阵列是传统粗粒度可重构阵列的扩展,通过多样的异构单元可以实现更加丰富的应用类型.但是由于阵列异构单元在阵列中的位置、资源多种多样,使得传统的模拟退火布局方法在异构结构下会出现布通率下降甚至难以布通的问题.本文通过构建基于图距离的新型代价函数,来解决传统代价函数对异构阵列建模不精确的问题;进而根据不同异构单元的特性,提出分阶段模拟退火的布局方案.与传统方案应用在异构阵列上的结果相比,应用新型代价函数的多阶段模拟退火算法在同等互连资源的条件下可以平均提高29.6%的布通率.     

一种对称型方向图可重构天线的设计

设计了一款对称型结构的方向图可重构天线,该天线可以工作在3.8GHz-6GHz频段.采用同轴馈电方式,辐射贴片通过开关S1、S2、S3和S4、S5、S6分别与左右两侧的寄生贴片相连.通过PIN二极管开关的"开"和"关"状态,辐射贴片给两侧的寄生贴片选择性的馈电,从而实现方向图可重构.天线在PIN二极管的控制下工作在两种模式下,在两种模式下频率、带宽特性相同,只有辐射方向图发生变化.本文利用HFSS软件对设计进行仿真分析,仿真结果表明,该天线在这两个频段内的回波损耗都小于-10dB,有较好的阻抗匹配特性.     

基于多约束连通图分割的机载LiDAR点云滤波方法

点云滤波是机载LiDAR点云后处理应用的必要环节.现有的大多数点云滤波方法往往在地形平坦的区域滤波效果比较好,而在地形起伏较大区域滤波效果较差.为进一步提升点云滤波方法的精度及对复杂环境的适应能力,提出一种基于多约束连通图分割的滤波方法.通过设定垂直性、高差、距离三个约束条件构建点云连通图,实现点云分割,并基于地面覆盖...     

基于动态可重构的FFT处理器的设计与实现

提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器.相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元.采用新颖的FFT控制算法,使得可重构部分面积很小.该处理器结构在Xilinx Viirtex2p系列FPGA上进行了综合及后仿真.较之Xilinx IPcore,其运算效率明显提高,而且还实现了IP核所不具备的动态可重构性.     

基于动态可重构技术的阵列型处理器设计

在现有可重构处理器设计的基础上,提出了一种改进的阵列型动态可重构处理器-IRAP.在IRAP中,将处理单元组成的阵列按象限划分为4个区域,每个区域包含个可配置的处理单元,运算时不同区域可以根据需要进行不同的配置,增加了配置的灵活性,提高了系统的执行效率;同时增加了系统数据的传输带宽,并根据数字信号处理中常用的蝶形算法对阵列互联进行了优化.仿真结果显示,在FFT等典型数字信号处理应用中,IRAP具有比改进原型更优的性能.     

基于改进蝴蝶算法的协同干扰资源分配方法

针对协同对抗下雷达干扰资源的管理决策问题开展研究,提出了一种基于改进蝴蝶算法的干扰资源分配方法。首先,用模糊综合评价的方法量化影响辐射源威胁等级和干扰效能的因素;然后,确定目标函数并计算干扰效能矩阵,建立干扰资源分配模型;最后,把自适应启发项和劣解接纳操作引入蝴蝶算法(BOA)对模型求解。仿真结果表明：引入改进项提高BOA探索能力和搜索效率,有效解决算法局部收敛的缺陷。对比四种经典算法和两种改进BOA算法,该算法在收敛精度和算法稳定性方面均更优,制定的干扰资源分配方案可信度更高。     

基于XC6200的可重构处理器设计

本文讨论一种针对图像信息处理应用的可重构处理器设计与实现.该处理器采用DSP+FPGA的混合计算结构,既具有制造完成后的可编程性,又能提供较高的计算性能,可适用多种实时图像信息处理应用的需要.文中还对动态重构的实现及可重构芯片设计等问题进行了较为深入的讨论,并用设计实例论证了作者的设计思想.     

基于多图神经网络协同学习的显著性物体检测方法

目前基于深度卷积神经网络的显著性物体检测方法难以在非欧氏空间不规则结构数据中应用,在复杂视觉场景中易造成显著物体边缘及结构等高频信息损失,影响检测性能。为此,该文面向显著性物体检测任务提出一种端到端的多图神经网络协同学习框架,实现显著性边缘特征与显著性区域特征协同学习的过程。在该学习框架中,该文构造了一种动态信息增强图卷积算子,通过增强不同图节点之间和同一图节点内不同通道之间的信息传递,捕获非欧氏空间全局上下文结构信息,完成显著性边缘信息与显著性区域信息的充分挖掘;进一步地,通过引入注意力感知融合模块,实现显著性边缘信息与显著性区域信息的互补融合,为两种信息挖掘过程提供互补线索。最后,通过显式编码显著性边缘信息,指导显著性区域的特征学习,从而更加精准地定位复杂场景下的显著性区域。在4个公开的基准测试数据集上的实验表明,所提方法优于目前主流的基于深度卷积神经网络的显著性物体检测方法,具有较强的鲁棒性和泛化能力。     

基于与异或非图的混合粒度可重构密码运算单元设计

粗粒度可重构密码逻辑阵列(CGRCA)难以兼容细粒度序列密码算法,且在编码环节功能单元容易出现竞争冲突,进而导致阵列的资源利用率低和延迟大等问题。为此,利用与-异或-非图(AXIG)双逻辑表达的优势,该文提出一种混合粒度的可重构的多功能密码运算单元,并在晶体管级进行了实现验证,可兼容现有序列密码算法中非线性布尔函数,在延迟和面积-延迟积(ADP)方面均有提升。设计了可重构与、异或、与非(RAXN)逻辑元件,可同时重构“And, Xor, Nand”等逻辑功能,并提出了RAXN的晶体管级实现方法和版图结构;提出了基于RAXN的功能扩展方法,实现了全加器功能、与/异或3输入逻辑功能以及乘法部分积生成功能,并作为基本功能单元(RAXN_U);结合动态配置和动态调度的思想,利用阵列中互联资源和RAXN_U,设计一种可同时实现32 bit加法、8 bit乘法、CF(2⁸)有限域乘法,以及包括S盒在内的复杂非线性布尔函数的混合粒度多功能密码运算单元(RHMCA)。在CMOS 40 nm工艺进行后端定制化设计,实验结果表明,该文提出的多功能单元较传统的实现方法,延迟最好情况优化1.27 ns,面积-延迟积(ADP)值最大提升44.8%。