一种注入增强型快速SOI-LIGBT新结构研究

薄顶层硅SOI(Silicon on Insulator)横向绝缘栅双极型晶体管(Lateral Insulated-Gate Bipolar Transistor,LIGBT)的正向饱和电压较高,引入旨在减小关断态拖尾电流的集电极短路结构后,正向饱和电压进一步增大。提出了一种注入增强型(Injection Enhancement,IE)快速LIGBT新结构器件(F-IE-LIGBT),并对其工作机理进行了理论分析和模拟仿真验证。该新结构F-IE-LIGBT器件整体构建在薄顶层硅SOI衬底材料上,其集电极采用注入增强结构和电势控制结构设计。器件及电路联合模拟仿真说明:新结构F-IE-LIGBT器件在获得较小正向饱和电压的同时,减小了关断拖尾电流,实现了快速关断特性。新结构F-IE-LIGBT器件非常适用于SOI基高压功率集成电路。     

SOI LIGBT抗闩锁效应的研究与进展

概述了绝缘层上硅横向绝缘栅双极晶体管(SOI LIGBT)抗闩锁结构的改进历程,介绍了从早期改进的p阱深p+欧姆接触SOI LIGBT结构到后来的中间阴极SOI LIGBT、埋栅SOILIGBT、双沟道SOI LIGBT、槽栅阳极短路射频SOI LIGBT等改进结构;阐述了一些结构在抗闩锁方面的改善情况,总结指出抑制闩锁效应发生的根本出发点是通过降低p基区电阻的阻值或减小流过p基区电阻的电流来削弱或者切断寄生双极晶体管之间的正反馈耦合。     

一种新型SOI衬底上带有阳极辅助栅结构的SJ-LIGBT

提出了一种新型的SOI衬底上的横向绝缘栅双极型晶体管(LIGBT)。该LIGBT在漂移区采用了超结(SJ)结构,并且在阳极采用了新颖的阳极辅助栅结构。这种器件由于采用了上述2种结构,相比于普通的LIGBT,它的正向压降更低,开关速度更快。文章对器件的一些关键参数(如P-drift区掺杂浓度、阳极栅宽度和载流子寿命)对器件关断时间的影响进行了仿真。仿真结果表明,提出的新型结构器件与常规LIGBT器件相比,关断速度可以提高30%。     

一种抗总剂量辐照的新型PD SOI器件

提出了一种具有叠层埋氧层的新栅型绝缘体上硅(SOI)器件.针对SOI器件的抗总电离剂量(TID)加固方案,对绝缘埋氧层(BOX)采用了叠层埋氧方案,对浅沟槽隔离(STI)层采用了特殊S栅方案.利用Sentaurus TCAD软件,采用Insulator Fixed Charge模型设置固定电荷密度,基于0.18 μm ...     

基于介质电场增强理论的SOI横向高压器件与耐压模型

SOI(Silicon On Insulator)高压集成电路(High Voltage Integrated Circuit,HVIC)因其具有高速、低功耗、抗辐照以及易于隔离等优点而得以广泛应用。作为SOIHVIC的核心器件,SOI横向高压器件较低的纵向击穿电压,限制了其在高压功率集成电路中的应用。为此,国内外众多学者提出了一系列新结构以提高SOI横向高压器件的纵向耐压。但迄今为止,SOI横向高压器件均采用SiO2作为埋层,且实用SOI器件击穿电压不超过600V;同时,就SOI横向器件的电场分布和耐压解析模型而言,现有的模型仅针对具有均匀厚度埋氧层和均匀厚度漂移区的SOI器件建立,而且没有一个统一的理论来指导SOI横向高压器件的纵向耐压设计。笔者围绕SOI横向高压器件的耐压问题,从耐压理论、器件结构和耐压解析模型几方面进行了研究。基于SOI器件介质层电场临界化的思想,提出介质电场增强ENDIF(Enhanced Dielectric LayerField)理论。在ENDIF理论指导下,提出三类SOI横向高压器件新结构,建立相应的耐压解析模型,并进行实验。(1)ENDIF理论对现有典型横向SOI高压器件的纵向耐压机理统一化ENDIF理论的思想是通过增强埋层电场而提高SOI横向器件的纵向耐压。ENDIF理论给出了增强埋层电场的三种途径:采用低εr(相对介电常数)介质埋层、薄SOI层和在漂移区/埋层界面引入电荷,并获得了一维近似下埋层电场和器件耐压的解析式。ENDIF理论可对现有典型SOI横向高压器件的纵向耐压机理统一化,它突破了传统SOI横向器件纵向耐压的理论极限,是优化设计SOI横向高压器件纵向耐压的普适理论。(2)基于ENDIF理论,提出以下三类SOI横向高压器件新结构,并进行理论和实验研究①首次提出低εr型介质埋层SOI高压器件新型结构及其耐压解析模型低εr型介质埋层SOI高压器件包括低εr介质埋层SOI高压器件、变εr介质埋层SOI高压器件和低εr介质埋层PSOI(PartialSOI)高压器件。该类器件首次将低介电系数且高临界击穿电场的介质引入埋层或部分埋层,利用低εr介质增强埋层电场、变εr介质调制埋层和漂移区电场而提高器件耐压。通过求解二维Poisson方程,并考虑变εr介质对埋层和漂移区电场的调制作用,建立了变εr介质埋层SOI器件的耐压模型,由此获得RESURF判据。此模型和RESURF判据适用于变厚度埋层SOI器件和均匀介质埋层SOI器件,是变介质埋层SOI器件(包括变εr和变厚度介质埋层SOI器件)和均匀介质埋层SOI器件的统一耐压模型。借助解析模型和二维器件仿真软件MEDICI研究了器件电场分布和击穿电压与结构参数之间的关系。结果表明,变εr介质埋层SOI高压器件的埋层电场和器件耐压可比常规SOI器件分别提高一倍和83%,当源端埋层为高热导率的Si3N4而不是SiO2时,埋层电场和器件耐压分别提高73%和58%,且器件最高温度降低51%。解析结果和仿真结果吻合较好。②提出并成功研制电荷型介质场增强SOI高压器件笔者提出的电荷型介质场增强SOI高压器件包括:(a)双面电荷槽SOI高压器件和电荷槽PSOI高压器件,其在埋氧层的一侧或两侧形成介质槽。根据ENDIF理论,槽内束缚的电荷将增强埋层电场,进而提高器件耐压。电荷槽PSOI高压器件在提高耐压的基础上还能降低自热效应;(b)复合埋层SOI高压器件,其埋层由两层氧化物及其间多晶硅构成。该器件不仅利用两层埋氧承受耐压,而且多晶硅下界面的电荷增强第二埋氧层的电场,因而器件耐压提高。开发了基于SDB(Silicon Direct Bonding)技术的非平面埋氧层SOI材料的制备工艺,并研制出730V的双面电荷槽SOILDMOS和760V的复合埋层SOI器件,前者埋层电场从常规结构的低于120V/μm提高到300V/μm,后者第二埋氧层电场增至400V/μm以上。③提出薄硅层阶梯漂移区SOI高压器件新结构并建立其耐压解析模型该器件的漂移区厚度从源到漏阶梯增加。其原理是:在阶梯处引入新的电场峰,新电场峰调制漂移区电场并增强埋层电场,从而提高器件耐压。通过求解Poisson方程,建立阶梯漂移区SOI器件耐压解析模型。借助解析模型和数值仿真,研究了器件结构参数对电场分布和击穿电压的影响。结果表明:对tI=3μm,tS=0.5μm的2阶梯SOI器件,耐压比常规SOI结构提高一倍,且保持较低的导通电阻。仿真结果证实了解析模型的正确性。     

一种新的基于E-SIMOX衬底的SOI高压器件

本文提出一种新的基于E-SIMOX衬底的n+电荷岛结构的SOI高压器件（NI SOI）。该结构在SOI器件介质层上界面注入形成一系列等距的高浓度n+区。纵向电场（EV）所形成的反型电荷将被来自横向电场（EL）的电场力和未耗尽n+区内高浓度电离施主杂质的库仑力综合作用下固定于界面两个n+之间,从而能有效的提高介质场（EI）,增强器件的击穿电压（VB）。提出的NI SOI的纵向解析模型与二维仿真结果相吻合。对0.375μm的介质层,2μm顶层硅的NI SOI 器件,EI =568V/μm和VB =230V。该器件在工艺上通过注入砷形成高浓度n+区,使用外延技术得到2μm的顶层硅(即E-SIMOX技术),它除了增加一张掩模版以外,和常规的CMOS工艺完全兼容。     

硅基PIN光电探测器结构参数对其性能的影响

对硅基PIN光电探测器器件模型进行了理论分析,讨论了硅基PIN光电探测器的I-V特性与器件的i层厚度和整体宽度的变化关系,并进行了仿真分析。实验结果表明,随着i层厚度从5μm增加到70μm,器件的正向电流逐步减小,且i层厚度与其正向电流成反比;随着器件宽度从50μm增加到90μm,器件的正向电流逐步增大,且器件宽度与其正向电流成正比;引入保护环结构可以明显降低器件的暗电流。对PIN器件的结构参数进行了优化设计,结果表明在所设置的器件工艺条件下,当器件的i层厚度为50μm、整体宽度为70μm时,器件的性能最佳。     

全耗尽SOI器件源/漏区抬升结构的形成（英文）

介绍了在全耗尽绝缘体上硅(FDSOI)结构上,通过在SOI表面外延生长形成金属氧化物半导体场效应晶体管(MOSFET)源/漏区抬升结构的方法。研究了不同的工艺参数对外延生长的影响,从而在合适的掺杂浓度下得到均匀的外延生长形貌。提出了两种新的途径来控制SOI的厚度:采用一种新的方法生长垫氧层,以及在源漏区外延生长前,在衬底外延生长硅薄膜层,从而补偿工艺导致的SOI损耗。这两种新的方法使SOI厚度增加了约5 nm。工艺优化后的FDSOI器件沟道厚度约为6 nm,源漏外延层厚度为20～30 nm。最后,阐述了外延成分对器件电学性能的影响。     

一种新型岛膜压力传感器的研究与设计北大核心

设计了一种量程为180 kPa的新型岛膜结构MEMS压阻式压力传感器,通过ANSYS仿真软件,得出了在岛宽为500μm、岛厚为40μm、梁宽为200μm、敏感薄膜厚为15μm的情况下,该结构具有较好的线性度及灵敏度。提出了一种基于两层SOI硅-硅直接键合的工艺加工方法,能够精确控制敏感薄膜及岛的厚度,并且全硅结构器件能够避免键合残余应力,大大提高器件性能。采用了双惠斯登电桥电路减小传感器输出的温漂效应,并设计了该电路的压敏电阻连接图。最后对该压力传感器进行了测试,结果表明,其非线性为0.64%,精度为0.74%,满足现代工业应用要求。     

硅膜厚度对0.1μm SOI槽栅NMOS器件特性的影响

SOI技术和槽栅MOS新器件结构是在改善器件特性方面的两大突破,SOI槽栅MOS器件结构能够弥补体硅槽栅MOS器件在驱动能力和亚阈值特性方面的不足,同时也保证了在深亚微米领域的抑制短沟道效应和抗热载流子效应的能力.仿真结果显示硅膜厚度对SOI槽栅MOS器件的阈值电压、亚阈值特性和饱和驱动能力都有较大影响,选择最佳的硅膜厚度是获得较好的器件特性的重要因素.     

部分局域电荷槽SOI高压器件新结构

提出了部分局域电荷槽SOI(partial locating charge trench SOI,PTSOI)高压器件新结构.该结构在槽内产生随漏极电压变化的界面电荷,此电荷使埋氧层纵向电场从传统的3Esi,C升高到接近SiO2的临界击穿电场Esio2,c;另外,硅窗口将耗尽层引入衬底,因而提高了器件的击穿电压.同时,硅窗口的存在大大缓解了自热效应.借助二维器件仿真研究了器件的击穿特性和热特性.结果表明,漂移区厚2μm,埋氧层厚1μm的PTSOI耐压可达700V以上;对埋氧层厚1μm和3μm的PTSOI,其器件的最高温度分别比TSOI低6K和25K.     

SOI/SDB中一种减薄技术——电化学腐蚀自停止机理的研究与应用

<正> 一、引言 制备新型高质量SOI材料的直接键合法——SDB技术(Silicon-Wafers Direct Bonding Technique)正受到人们的密切注视。如何获得制作器件所需要的硅膜,这是SDB技术步入实用化,应用于超大规模集成电路领域的关键。SDB中的减薄技术不同于常规的腐蚀和抛光工艺,它是将已键合好的厚度为350μm Si片大面积均匀减薄至数微米甚至更薄的Si膜,本工作利用KOH水溶液电化学腐蚀自停止效应,成功地获得了由外延(或扩散)层控制的表面平整光洁、厚度为1μm的大面积整片SOI硅膜。     

部分局域电荷槽SOI高压器件新结构

提出了部分局域电荷槽SOI(partial locating charge trench SOI,PTSOI)高压器件新结构.该结构在槽内产生随漏极电压变化的界面电荷,此电荷使埋氧层纵向电场从传统的3Esi,C升高到接近SiO2的临界击穿电场Esio2,c;另外,硅窗口将耗尽层引入衬底,因而提高了器件的击穿电压.同时,硅窗口的存在大大缓解了自热效应.借助二维器件仿真研究了器件的击穿特性和热特性.结果表明,漂移区厚2μm,埋氧层厚1μm的PTSOI耐压可达700V以上;对埋氧层厚1μm和3μm的PTSOI,其器件的最高温度分别比TSOI低6K和25K.     

基于共享Buffer的LIGBT和PLDMOS器件研究

介绍了基于共享Buffer技术的SOI(绝缘体上硅)LIGBT和PLDMOS,相对于传统工艺可以节约2层光刻板和2步工艺流程。主要通过研究在器件漏区的缓冲层特性,对器件特性影响明显。通过实验和仿真结果对比,共享Buffer技术的器件通过工艺和版图优化后能达到原有器件的表现性能。     

利用改善的体连接技术制备SOI LDMOSFET

对功率器件中常用的体连接技术进行了改进,利用一次硼离子注入技术形成体连接.采用与常规1μm SOI(硅-绝缘体)CMOS工艺兼容的工艺流程,在SIMOX SOI片上制备了LDMOS结构的功率器件.器件的输出特性曲线在饱和区平滑,未呈现翘曲现象,说明形成的体连接有效地抑制了部分耗尽器件的浮体效应.当漂移区长度为2μm时,开态击穿电压达到10V,最大跨导17.5mS/mm.当漏偏压为5V时,SOI器件的泄漏电流数量级为1nA,而相应体硅结构器件的泄漏电流为1000nA.电学性能表明,这种改善的体连接技术能制备出高性能的SOI功率器件.     

一种新的互补N+-电荷岛SOI高压器件

本文提出一种新的互补n＋界面电荷岛结构的SOI高压器件（CNI SOI）及其耐压模型。该结构在SOI器件埋介质层上下界面形成等距的高浓度n＋区。当器件外加高压时,在上下界面的两个n+区间形成互补的空穴和电子电荷岛。引入的界面电荷能有效增强埋介质层电场EI,降低顶层硅电场ES,有效提高器件的击穿电压。本文详细研究CNI SOI工作机理及相关结构参数对BV的影响,在1μm介质层、5μm顶层硅上二维仿真获得731V/μm的EI 和 750V的BV,其中增强的△EI和降低的△ES分别达到641.3 V/μm和23.73V/μm。     

基于自隔离技术的可集成SOI高压功率器件新结构

SOI功率器件的高耐压和高、低压间良好的隔离效果是SOI高压功率集成电路（SOI HVIC）的两项关键技术。本文提出在埋氧层（buried oxide layer,BOX）上表面处埋N岛 (buried n-islands,BNI) 的SOI LDMOS高压功率器件新结构,该结构采用自隔离技术使SOI HPIC中高压功率器件与低压控制电路单元之间达到理想的隔离效果。此外,N岛中的施主离子和位于耗尽N岛间的空穴使BOX层的电场强度从32V/μm增加到113V/μm,同时对漂移区表面电场分布进行调制,最终使器件击穿电压（BV）显著提高。实验测得一个BNI SOI LDMOS样品的耐压为673V,并在SOI HVPIC中表现出良好的隔离特性。     

基于TCAD的绝缘体上硅器件总剂量效应仿真技术研究

绝缘体上硅（Silicon-on-Insulator,SOI）器件的全介质隔离结构改善了其抗单粒子效应性能,但也使其对总剂量效应更加敏感.为了评估SOI器件的总剂量效应敏感性,本文提出了一种基于TCAD （Technology Computer Aided Design）的总剂量效应仿真技术.通过对SOI器件三维结构进行建模,利用TCAD内置的辐射模型开展瞬态仿真,模拟氧化层中辐射感应电荷的产生、输运和俘获过程,从而分别评估绝缘埋层（Buried Oxide,BOX）和浅沟槽隔离（Shallow Trench Isolation,STI）氧化层中辐射感应陷阱电荷对器件电学性能的影响.基于该仿真技术,本文分别研究了不同偏置、沟道长度、体区掺杂浓度以及STI形貌对SOI MOSFET器件总剂量辐射效应的影响.仿真结果表明高浓度的体区掺杂、较小的STI凹槽深度和更陡峭的STI侧壁将有助于改善SOI器件的抗总剂量效应性能.     

屏蔽槽SOI高压器件新结构和耐压机理

提出具有屏蔽槽的SOI高压器件新结构和自适应界面电荷耐压模型.该结构在屏蔽槽内产生跟随漏极电压变化的界面电荷,此电荷使埋层介质的纵向电场增加,同时使顶层硅的纵向电场降低,并对表面电场进行调制,因此屏蔽了高电场对顶层硅的影响.借助二维器件仿真研究器件耐压和电场分布与结构参数的关系.结果表明,该结构使埋氧层的电场从传统的3Es升高到近600V/μm,突破了传统SOI器件埋氧层的耐压值,大大提高了SOI器件的击穿电压.     

MEMS THz滤波器的制作工艺

基于MEMS技术制作了太赫兹(THz)滤波器样品,研究了制作滤波器的工艺流程方案,其关键工艺技术包括硅深槽刻蚀技术、深槽结构的表面金属化技术、阳极键合和金-硅共晶键合技术。采用4μm的热氧化硅层作刻蚀掩膜,成功完成了800μm的深槽硅干法刻蚀;采用基片倾斜放置、多次离子束溅射和电镀加厚的方法完成了深槽结构的表面金属化,内部金属层厚度为3~5μm;用硅-玻璃阳极键合技术和金-硅共晶键合技术实现了三层结构、四面封闭的波导滤波器样品加工。测试结果表明,研制的滤波器样品中心频率138GHz,带宽15GHz,插损小于3dB。