基于语言的ASIP系统级综合方法研究

针对传统ASIP设计方法的不足,提出基于体系结构描述语言的ASIP系统级综合方法,并介绍综合系统xpSyn是如何完成ASIP处理器硬件综合的。     

专用指令集处理器(ASIP)行为级设计方法研究

由专用指令集处理器(ASIP)构成的片上系统(SoC)具有高效、灵活等优点。有效的ASIP行为级设计方法对于SoC设计具有重大意义。该文对ASIP行为级设计方法进行研究,提出了一种基于体系结构描述语言(ADL)的ASIP行为级设计方法,并介绍了基于该方法的可视化ASIP行为级设计平台xptools。     

可重配置处理器的体系结构级功耗模型与分析

按照可重配置处理器的体系结构建立并实现功耗模型;模型对处理器的电路级特性进行抽象,基于体系结构级属性和工艺参数进行静态峰值功耗估算,基于性能模拟器进行动态功耗统计,并实现三种条件时钟下的门控技术;可重配置处理器与超标量通用微处理器相比,在性能方面获得的平均加速比为3.59,而在功耗方面的平均增长率仅为1.48;通过实验还说明采用简单的CC1门控技术能有效地降低可重配置系统的功耗和硬件复杂度;该模型为可重配置处理器低功耗设计和编译器级低功耗优化研究奠定了基础。     

基于TTA的嵌入式ASIP设计

在嵌入式微处理器设计中,采用ASIP（application specific instruction processor）处理器设计方法,可以在满足功能和性能要求的同时,缩短嵌入式微处理器产品的研制时间．当前ASIP处理器设计方法还面临着许多问题,如体系结构优化、软件代码的可重定向编译等,这些都阻碍了ASIP处理器设计方法的广泛应用．因此,提出了一种基于传输触发体系结构（transport triggered architecture,TTA）的嵌入式ASIP设计方法,对其设计关键技术进行了详细的讨论,并通过两个目标应用的ASIP微处理器设计实例说明了该方法可以有效解决上述问题,快速开发出满足目标应用程序要求的嵌入式处理器。     

面向安全领域的低功耗ASIP设计

提出一种面向安全领域的专用指令集处理器(ASIP)设计方案,ASIP的指令ROM被划分成两部分,在某些指令下可以关闭其中一块以节省功耗,采用门控时钟技术降低寄存器堆中各个寄存器的功耗,对当前指令周期中EXE级内部空闲功能单元的输入操作数进行锁存,避免该功能单元的信号翻转,从而降低其动态功耗。实验结果表明,该方案能够使ASIP核心功能单元的功耗降低30%,系统整体功耗降低16%。     

一种基于ASIP方法的互连IP节点设计

在研究多种互连IP节点功能的基础上,提出使用专用指令集处理器(ASIP)方法设计互连IP节点的基本功能集合,使得设计者可以实现对互连IP节点基本功能的复用,并添加定制设计以满足具体应用对互连IP节点的特定要求。ASIP方法允许设计者以编程的方式灵活地实现互连策略。DTV系统中一种互连IP节点的电路设计、仿真与综合结果验证了该设计的有效性。     

异构多核处理器体系结构设计研究

多核技术成为当今处理器发展的重要方向,异构多核处理器由于可将不同类型的计算任务分配到不同类型的处理器核上并行处理,从而为不同需求的应用提供更加灵活、高效的处理机制而成为当今研究的热点.本文从体系结构的角度探讨了异构多核处理器设计中的关键点,从内核结构、互连方式、存储系统、操作系统支持、测试与验证、动态电压调节等方面分析...     

一种基于可重定向编译器的功耗优化框架

当今,低功耗设计成为系统设计中的关键问题之一,而编译中的低功耗优化也成为系统设计中的一个重要环节.文章针对传统功耗优化缺乏通用性的缺点,提出一个基于可重定向编译器的功耗优化框架.该框架通过对编译生成的二进制目标码进行横向再调度来降低指令总线上的高低电位切换次数,从而达到降低系统功耗的目的,并且,基于xpADL的支持,为该框架提供不同的体系结构描述,可以生成针对不同体系结构的功耗优化代码.以IA-64体系结构为例,在其仿真器Ski上作了大量实验,实验表明,对于静态代码,该框架的优化可达25%左右,对于动态代码,该框架可以达到30%以上的优化.因此,该框架的优化是行之有效的,并且具有相当的可扩展性.     

网络处理器体系结构的比较与分析

网络处理器作为路由器设计的关键部分，不仅具有ASIC的功能，同时有着通用CPU的编程能力，在速度与可编程方面均有着优良的性能。该文主要阐述IBM NP4GS3与Intel IXP 1200两款网络处理器的体系结构，并对网络处理器的总线设计、微引擎机制、存储器设计等关键部分加以比较分析，为设计网络处理器提供参考。     

融合动态采样剖析的可重构指令集处理器

可重构指令集处理器能够根据应用程序特点动态扩展其指令集,其硬件架构和软件工具的设计与传统设计有很大不同。在研究可重构指令集处理器软硬件特性的基础上,提出一种集成动态采样剖析硬件的可重构指令集处理器架构。该处理器具有3种不同的工作模式,它通过剖析硬件采样获取程序热点,利用配套工具链半自动地完成指令扩展生成、编译器重定向和可编程硬件逻辑配置,从而获得在不同嵌入式应用领域的硬件适应性和软件兼容性。针对性的实验结果表明,该处理器架构的采样剖析机制准确有效,并且在增加有限的硬件开销的情况下,能够很好地适应应用变化。     

一种流处理器体系结构MASA及其在流体力学计算中的评测

提出了面向科学计算的64位流体系结构——MASA,它具有强局域性、并行性、解耦合访存操作和计算操作等特征,特别适合于计算密集型的并行应用.作者使用时钟精确的模拟器评测了流体力学中的典型应用在MASA上的运行性能,结果表明MASA在500MHz的情况下能够获得比1.6GHz的Iantium2近4倍的加速,证实了流体系结构在高性能计算领域的极大潜力.     

网络处理器中处理单元的设计与实现

随着网络带宽的飞速增长和各种新的网络应用不断涌现，原有的基于通用处理器和ASIC的互联网架构已经不能满足新的需求。兼具强大处理能力和灵活可编程配置能力的网络处理器逐渐得到广泛的应用。高性能的网络处理器通常采用多个并发的处理单元进行数据平面的快速处理，这些处理单元在网络处理器中居于核心的地位。该文讨论了网络处理器中处理单元设计需要考虑的因素，设计了一种较为灵活有效的处理单元架构，并进行了FPGA原型验证，证实了该结构的可行性。     

基于遗传算法的网络处理器异构资源映射方法研究

随着深亚微米工艺的迅速发展,现代网络处理器芯片广泛采用MPSoC(Multi-Processor System on Chip)体系结构实现,继而需要一种新的设计方法指导网络处理器体系结构设计.本文研究了网络处理器的设计方法,提出了一种基于遗传算法的网络应用到网络处理器异构硬件资源映射方法.该方法首先对网络处理器设计的问题空间进行分析,采用加权数据流进程网络描述网络应用,并参数化各种硬件资源,最后构建遗传算法来完成网络应用到异构硬件资源的映射,形成网络处理器体系结构设计方案.     

Scalable, vector processors for embedded systems

For embedded applications with data-level parallelism, a vector processor offers high performance at low power consumption and low design complexity. Unlike superscalar and VLIW designs, a vector processor is scalable and can optimally match specific application requirements.To demonstrate that vector architectures meet the requirements of embedded media processing, we evaluate the Vector IRAM, or VIRAM (pronounced "V-IRAM"), architecture developed at UC Berkeley, using benchmarks from the Embedded Microprocessor Benchmark Consortium (EEMBC). Our evaluation covers all three components of the VIRAM architecture: the instruction set, the vectorizing compiler, and the processor microarchitecture. We show that a compiler can vectorize embedded tasks automatically without compromising code density. We also describe a prototype vector processor that outperforms high-end superscalar and VLIW designs by 1.5x to 100x for media tasks, without compromising power consumption. Finally, we demonstrate that clustering and modular design techniques let a vector processor scale to tens of arithmetic data paths before wide instruction-issue capabilities become necessary.     

“腾越-Ⅱ”嵌入式异步微处理器的设计与实现

嵌入式系统对处理器功耗开销有严格的限制,异步电路技术可以作为设计低功耗处理器的有效方法之一。针对嵌入式多媒体应用,本文设计实现了一款低功耗异步微处理器——腾越-Ⅱ。处理器中包含一个异步TTA微处理器内核、一个同步TTA微处理器内核、两个存储控制器和多个外部通信接口。异步内核通过基于宏单元的异步电路设计方法实现,其它部分通过基于标准单元的半定制设计流程实现。处理器芯片采用UMC0.18μmCMOS工艺实现,基片面积为4.89×4.89mm2,工作电压为1.8V。经测试,处理器工作主频达到200MHz,且异步内核的功耗开销低于同步内核的50%。     

低功耗SMT体系结构研究

由于应用程序中ILP和TLP的不足或不均衡性，使得超标量和多处理的性能和资源用率受到了挑战；而同时多线程（SMT）处理器则是一种能够充分利用资源，动态进行TLP到ILP转换的能量有效结构。文章围绕高性能、低功耗这两个目标讨论和探究了WMT体系结构的基本思想、设计技术、低功耗考虑了以及编译器和操作系统设计应注意和对待的新问题。     

An Elastic Architecture Adaptable to Various Application Scenarios

The quantity of computer applications is increasing dramatically as the computer industry prospers. Meanwhile, even for one application, it has different requirements of performance and power in different scenarios. Although various processors with different architectures emerge to fit for the various applications in different scenarios, it is impossible to design a dedicated processor to meet all the requirements. Furthermore, dealing with uncertain processors significantly aggravates the burden of programmers and system integrators to achieve specific performance/power. In this paper, we propose elastic architecture （EA） to provide a uniform computing platform with high elasticity, i.e., the ratio of worst-case to best-case performance/power/performance-power trade-off, which can meet different requirements for different applications. It is achieved by dynamically adjusting architecture parameters （instruction set, branch predictor, data path, memory hierarchy, concurrency, status~zcontrol, and so on） on demand. The elasticity of our prototype implementation of EA, as Sim-EA, ranges from 3.31 to 14.34, with 5.41 in arithmetic average, for SPEC CPU2000 benchmark suites, which provides great flexibility to fulfill the different performance and power requirements in different scenarios. Moreover, Sim-EA can reduce the EDP （energy-delay product） for 31.14% in arithmetic average compared with a baseline fixed architecture. Besides, some subsequent experiments indicate a negative correlation between application intervals＇ lengths and their elasticities.