晶圆级导通电阻测试精度的改进方法

针对晶圆级导通电阻测试误差过高,满足不了低压金属氧化物半导体场效应晶体管(MOSFET)毫欧级导通电阻的测试精度要求,给产品晶圆测试规范的制定及品质监控带来困扰的问题,提出了晶圆级导通电阻测试精度的改进方法。基于开尔文法电阻测试理论,具体分析了晶圆级导通电阻测试原理,且得出其测试精度不高的根本原因是减薄背金后粗糙不平的硅片背面与测试机的承片台的非充分接触而引入了毫欧级接触电阻。提出3种相应改进测试精度的方法,单相邻芯片辅助的测试方法、双相邻芯片辅助的测试方法和正面漏极测试窗的测试方法。经过验证,3种方法均能将毫欧级导通电阻测试误差控制到小于10%,实现低压MOSFET晶圆级导通电阻参数的有效监测。     

集成电路中MOS管导通电阻测量方法

MOS管是一种常见的半导体功率器件,随着半导体产业的不断发展和进步,MOS管的各方面性能也得到大幅度的提高,被广泛应用于开关电源、节能灯、电源转换和电源控制等领域。在功率电路中,MOS作为一种多子功率开关器件,其导通电阻是至关重要的参数之一,会影响到应用电路的稳定性和功耗。因此在集成电路测试中对于MOS管导通电阻的精确测量显得尤为重要。对于MOS管导通电阻的测量做了详细分析,并介绍了两种可以准确测量MOS管导通电阻的方法。     

VDMOSFET特征导通电阻的数学模型

对六角形单胞VDMOSFET的特征导通电阻建立了一种新的数学模型一等效截面模型。给出了特征导通电阻与器件的横向、纵向结构参数的关系，并将计算结果与常规模型和实际测量值进行了比较，与实验结果符合得很好。     

VDMOS的导通电阻模型

导通电阻是衡量VDMOS器件性能的重要参数之一,是高开关效率,低功耗VDMOS器件的主要设计指标.从VDMOS器件物理结构出发,利用半导体基本物理方程,如泊松方程,提出了一种建立精确导通电阻模型的方法.采用弧形边界对颈区电阻进行建模;通过考察载流子运动规律,求解泊松方程,结合器件结构与边界条件建立外延层模型.该方法物理概念清晰,规避了经验参数,考虑了器件结构参数对导通电阻的影响.该模型与MEDICI模拟结果相比较有良好的一致性.     

Vishay Siliconix的双芯片P沟道器件刷新业内最低导通电阻纪录

日前,Vishay Intertechnology,Inc.推出新款双芯片20 V P沟道第三代TrenchFET~(?)功率MOSFET——SiA923EDJ。新器件采用2 mm×2 mm占位面积的热增强型PowerPAK~(?)SC-70封装,具有8 V栅源电压和迄今为止双芯片P沟道器件所能达到的最低导通电阻。新的SiA923EDJ可用于DC-DC转换器,以及智能手机、MP3播放器、平板电     

条形栅VUMOSFET特征导通电阻的物理模型

以低压条形VUMOSFET单胞为例,系统分析VUMOSFET特征导通电阻(R_(on))的各个构成部分.重点定性分析了特征导通电阻与器件的横向和纵向结构参数的关系.通过分析和仿真计算,得出条形VUMOSFET单胞设计的优化原则,并给出具体解析表达式.     

Vishay Siliconix推出具有低导通电阻的新型P通道MOSFET

<正>Vishay宣布发布其新型p通道TrenchFET第三代技术的首款器件——Si7137DP,该20Vp通道MOSFET采用SO-8封装,具备业内最低的导通电阻。     

CoolMOS导通电阻分析及与VDMOS的比较

为了克服传统功率MOS导通电阻与击穿电压之间的矛盾,提出了一种新的理想器件结构,称为超级结器件或CoolMOS,CoolMOS由一系列的P型和N型半导体薄层交替排列组成.在截止态时,由于p型和n型层中的耗尽区电场产生相互补偿效应,使p型和n型层的掺杂浓度可以做的很高而不会引起器件击穿电压的下降.导通时,这种高浓度的掺杂使器件的导通电阻明显降低.由于CoolMOS的这种独特器件结构,使它的电性能优于传统功率MOS.本文对CoolMOS导通电阻与击穿电压关系的理论计算表明,对CoolMOS横向器件:Ron·A=C·V2B,对纵向器件:Ron·A=C·VB,与纵向DMOS导通电阻与击穿电压之间Ron·A=C·V2.5B的关系相比,CoolMOS的导通电阻降低了约两个数量级.     

探卡对功率器件导通压降测试的影响

功率半导体器件是各类电力电子装置的重要组成部分,对系统的效率、可靠性、功率密度等性能起着决定性作用。导通电阻作为器件最重要的参数之一,直接影响到该器件的使用。探卡是用于测试封装前芯片的一种精密的接触工装,探卡上探针的针尖分布和扎针位置对导通电阻测试有一定的影响,芯片面积和测试电流越大,对探卡测试的影响越大。基于以上分析,建立了探卡测试导通电阻模型。通过验证发现,在相同的探卡探针分布下,模型的精度大于96%;在不同的探卡探针分布下,模型的精度大于87%。     

一种精确测量MOSFET晶圆导通电阻的方法

导通电阻的准确测量是低导通电阻MOSFET晶圆测试中的一个难点。要实现毫欧级导通电阻的测试,必须用开尔文测试法;但实际的MOSFET晶圆表面只有两个电极(G、S),另外一个电极(D)在圆片的背面,通常只能将开尔文的短接点接在承载圆片的吸盘边缘,无法做到真正的开尔文连接,由于吸盘接触电阻无法补偿而且变化没有规律,导致导通电阻无法精确测量。介绍了一种借用临近管芯实现真正开尔文测试的方法,可以实现MOSFET晶圆毫欧级导通电阻准确稳定的测量。     

VDMOSFET低导通电阻改良研究

文章通过对VDMOSFET导通电阻模型的分析,结合VDMOSFET芯片生产过程中用到的等离子刻蚀工艺理论,探索通过优化刻蚀工艺以改善VDMOSFET器件导通电阻的途径。文中以实际VDMOSFET生产的引线孔刻蚀工艺为例,阐述了通过SOFT-ETCH工艺,改善接触孔表面损伤以达到降低VDMOSFET导通电阻的实现方法,通过详实的实验数据对比,证实SOFE-ETCH工艺对导通电阻的改良作用。     

超低导通电阻MOSFET

SiR640DP和SiR662DP是40V和60VN沟道TrenchFET功率MOSFET,两款器件采用SO-8或PowerPAK SO-8封装,具有极低的导通电阻,以及极低的导通电阻与栅极电荷乘积（FOM,优值系数）。     

计算机在电阻型器件生产测试中的应用

将计算机技术引入电阻型器件产品生产、研制测试过程，实现批量元件特性参数的数据采集、数字处理、记录存贮、筛选分档等自动化，大大提高了产品质量，降低了成本，增强了市场竞争能力。本文就计算机在电阻型器件生产测试中的应用，紧密结合实际，给出了具体方案并对其付诸实施，对组成的实用测试系统进行了具体描述。该系统设计合理，操作简单，适用范围广，满足了生产厂家大批量生产测试的要求，有效地提高了测试工作效率。     

接地导通电阻校准方法的研究

介绍了一种接地导通电阻的校准方法,它可以解决大电流下对接地导通电阻器具的校准问题。使用该方法．此类校准值的校准不确定度可以达到0．1％-0．05％,满足对高准确度接地导通电阻器具的校准,检定要求。     

一种计算集成VDMOS管导通电阻的3D解析模型

功率集成电路要在同一块芯片上集成功率器件和低压电路。由于集成VDMOS器件的漏极也要从芯片表面引出,与常规的VDMOS器件相比其导通电阻计算有很大的差别。文中针对三维立体结构中器件的源胞个数和排列以及芯片表面漏极布局的不同,给出了一种新的3D解析模型,可有效地计算集成VDMOS的导通电阻值,并可预测限定面积下达到最小有效导通电阻值所需要的源胞个数和排列布局。     

基于恒流源的增强型GaN动态导通电阻特性研究

动态导通电阻现象会导致GaN器件导通电阻增加,不仅会增大器件通态损耗,还会使器件温升更加显著,是限制GaN器件在高频度变换器中应用的重要因素之一。针对该现象,设计一种基于高速脉冲恒流源的动态导通电阻测试平台,并利用该平台分析了两款不同电压等级器件的导通电阻对断态电压应力、断态电压持续时间以及环境温度的影响。研究结果表明：当断态电压应力增大到两款器件各自额定电压的60%,两款器件的导通电阻分别较各自的标称值变化了15%和25%;断态电压持续时间增至100 s,两款器件的导通电阻分别较各自标称值变化了40%和81%;随着环境温度增大到125℃,两款器件的导通电阻分别较各自的标称值变化了102%和105%。GaN器件动态导通电阻现象较为显著,因此有必要在设计变换器时慎重地考虑GaN器件的工况,以保证在符合系统指标的前提下降低动态导通电阻的影响,从而提高GaN器件的效率。