高效实现DDC的多类滤波器级联技术

对软件无线电接收机中数字下变频理论进行深入分析,提出了一种基于多类滤波器级联技术的DDC实现方案。采用疏状滤波器、半带滤波器和整形FIR滤波器级联实现数字下变频的抽取滤波,有效减少了乘法器和加法器需求及滤波器阶数,高效实现了数字下变频,达到了系统的设计要求。最后将该技术与传统的FIR滤波方法进行对比,进一步说明其可行性和优越性。     

基于FPGA的高速抽取过程的实现

下变频后的高速基带信号必须经过抽取后才能减轻后续基带处理的负担。多级抽取滤波有利于滤波器的实现。梳状滤波器用作多级抽取的首级，半带滤波器可以实现2倍的抽取，剩余的抽取滤波器用升幅FIR实现。针对各级滤波器系数的特点，在滤波器的硬件实现上采用了一系列简化方法。计算机仿真结果表明，用FPGA实现高速抽取系统是十分灵活有效的。     

一种低功耗64倍降采样多级数字抽取滤波器设计

经典多级结构的数字抽取滤波器占用系统大量的功耗与面积资源,文章设计的改进型64倍降采样数字抽取滤波器采用由级联积分梳状滤波器、补偿FIR滤波器和半带滤波器组成,在保持Σ-ΔADC转换精度的约束下,实现了最大程度降低系统功耗与面积的设计目标。在多级级联积分梳状(CIC)滤波器的设计中,充分运用置换原则以优化各级级数并采用非递归结构实现方式,同时将多相结构运用到补偿滤波器与半带滤波器中,获得电路功耗与面积的明显降低。将Σ-Δ调制器输出信号作为测试激励,通过Matlab系统仿真、FPGA验证与FFT信号分析,得到的输出数据信噪比达到15bit有效位数精度,且系统速度满足要求。     

一种高精度Σ-ΔA/D转换器的数字滤波器设计

本文设计并实现了一种适用于高精度Σ-ΔADC的低资源数字滤波器。该滤波器采用多级多采样率结构,由级联梳妆滤波器(CIC)、FIR补偿滤波器以及半带滤波器级联组成。此外,为节约资源,采用乘法器时分复用和CSD编码技术,以降低面积和功耗。基于SIMC 0.18um工艺,对电路进行仿真。仿真结果表明,工作频率6.144MHz,带宽20KHz时,可以实现128倍信号抽取,输出信号信噪比可达16位以上。与同类型抽取滤波器相比,本设计具有高精度、低功耗的优点。     

窄带滤波器的设计与DSP实现

基于多抽样率数字信号处理原理,设计窄带FIR滤波器,并在DSP芯片上实现.阐述了实现窄带FIR滤波器的两种特殊的滤波器(积分梳状滤波器和半带滤波器)的原理和设计方法,利用Matlab中的FDATOOL工具箱,能够快速地设计出符合各级性能要求的滤波器,利用Matlab/Simulink中的工具箱,全部采用图形化的编程模式,自动生成DSP源代码.结论为窄带FIR滤波器采用抽样率转换多级实现的方法,有效地降低了滤波器的节数,自动生成的DSP源代码能在DSP芯片上正常运行.     

Lagrange半带滤波器在数字抽取滤波器中的应用

高阶CIC滤波器的补偿滤波器通带内波纹较大,且幅值增长很快,会引起补偿后的CIC滤波器通带不平坦和阻带放大,影响了它的性能的提高.实际中往往只采用低阶的CIC滤波器,并且放在整个数字抽取滤波器的前端.反之,Lagrange半带滤波器的通带较平坦,而且在混叠带内衰减很大.由于通带较平坦,因此可以不用对其进行补偿,从而高阶的Lagrange半带滤波器可以被使用,这样它在混叠带内的衰减比补偿后的CIC滤波器要大的多.Lagrange半带滤波器的抽头都是以2为底的分数,硬件实现较简单.实验说明使用4阶的CIC加8阶Lagrange半带加FIR滤波器的方式,滤波后的噪声功率比传统的4阶的CIC加FIR滤波器的方式要小,并且其功耗也较小.     

4路多相信号半带抽取滤波器优化实现结构

高速FIR滤波器的4路多相实现结构工作的采样速率是单路串行实现结构的4倍,针对4路多相信号半带抽取滤波器直接实现结构计算复杂度大这一问题,提出了一种4路多相信号半带抽取滤波器的优化实现结构。推导得到4路多相信号FIR滤波器优化实现结构;在此基础上,分析不同输出组合的计算复杂度,给出4路多相信号半带抽取滤波器的优化实现结构。对于4路多相信号半带抽取滤波器,仿真结果表明,提出的优化实现结构的计算复杂度约为直接实现结构的75%,验证了其优越性。     

直放站回波消除器中数字抗混频滤波器的设计

就DVB/CMMB数字回波消除直放站研发中涉及的抗混频数字抽取滤波器这一关键技术进行了详细研究,对3种数字抽取滤波器(FIR,HBF,CIC)进行了简要介绍,对其实际性能进行了对比分析。最后,采用Matlab与FPGA硬件平台相结合的设计方法对性能最合适的FIR滤波器进行硬件实现、联合仿真、测试与验证,该设计方法极大优化了设计进程。     

FIR数字滤波器的设计与实现

在数字信号处理中,数字滤波器是一种被广泛使用的信号处理部件。分析了FIR(有限冲激响应)数字滤波器的结构特征,得到了满足系统要求的数字滤波器设计方法,结合实际工程所要求的数字滤波器指标,利用MATLAB对FIR数字滤波器进行了设计和仿真,并根据FIR数字滤波器输出的幅频特性和相频特性图对滤波器的参数进行调整,从而得到满足性能要求的最佳数字滤波器参数。采用DSP芯片实现所设计的FIR数字滤波器。     

基于遗传算法的FIR滤波器设计

提出一种FIR数字滤波器的优化设计方法,即将遗传算法应用于频率采样法的FIR数字滤波器设计中。结合给定的FIR数字带通滤波器的技术指标,用遗传算法得到频率采样法中过渡带的最佳采样值,并分别用遗传算法与查表法对过渡带中采样点的频率采样法进行仿真实现。实验结果表明,采用遗传算法设计FIR数字滤波器可获得最大的阻带最小衰减,从而解决了传统查表法不能保证最优的问题。     

Fully synthesised decimation filter for delta-sigma A/D converters

Digital decimation filters are used in delta-sigma analogue-to-digital converters to reduce the oversampled data rate to the final Nyquist rate. This paper presents the design and implementation of a fully synthesised digital decimation filter that provides a time-to-market advantage. The filter consists of a cascaded integrator-comb filter and two cascaded half-band FIR filters. A canonical signed-digit representation of the filter coefficients is used to minimise the area and to reduce the hardware complexity of the multiplication arithmetic. Coefficient multiplications are implemented by using shifters and adders. This three-stage decimation filter is fabricated by using 0.25-μm CMOS technology with an active area of 1.36 mm² and shows 4.4 mW power consumption at a clock rate of 2.8224 MHz. Experimental results show that this digital decimation filter is suitable for use in oversampled data converters and can be applied to new processes requiring a fast redesign time. This is possible because the filter does not have process-dependent ROM or RAM circuits.     

一种适合Σ-Δ A/D转换器的FIR数字滤波器

讨论了一种用于Σ-ΔA/D转换器的固定系数半带(half-band)FIR数字滤波器,分析了其线性相位特性和低通滤波特性,给出了频率仿真结果,以及在Cadence设计系统中的电路和版图实现。     

一种适合∑-△A／D转换器的FIR数字滤波器

讨论了一种用于∑-△A／D转换器的固定系数半带（half-band）FIR数字滤波器，分析了其线性相位特性和低通滤波特性，给出了频率仿真结果，以及在Cadence设计系统中的电路和版图实现。     

中频采样全数字接收机的设计与实现

根据侦察接收机的需要,基于软件无线电理论提出了一种中频采样全数字接收机的设计方案,对其中的带通采样单元、数字下变频单元和解调单元进行了分析。数字下变频采用高效滤波抽取方案,对CIC、HB和FIR滤波器的设计进行了详细介绍。最后在基于FPGA的CPCI接口信号处理平台上进行了实现,完成了多种信号的解调处理,系统具有高度的灵活性和可扩展空间。     

基于FPGA的高阶FIR抽取滤波器有效实现结构

针对高阶FIR抽取滤波器直接型结构和多相滤波结构中存在乘法器资源使用较多,导致实际系统实现困难的问题,提出了一种适合FPGA实现的高效多相结构。该结构采用分时复用技术,通过提高FPGA工作时钟频率,对降采样后的滤波路数和每一路FIR滤波器中乘积和操作均复用一个乘法器,从而大幅节约了FPGA中乘法器资源的使用。结果表明,针对4 096阶滤波器和降采样率为512的实际抽取滤波器系统,只需要8个乘法器,且在Xilinx公司Virtex IV芯片上能稳定工作在204.8 MHz的时钟频率上。     

GSM-R直放站数字下变频的FPGA实现

数字下变频器（DDC,Digital Down Converter）是GSM-R直放站的重要组成部分,它将高速采样的数字中频信号下变频到基带,然后进行抽取,低通滤波。利用FPGA的芯片特性以及先进的软件分析和实现工具,实现了基于FPGA的数字下变频,重点研究了数字下变频器的数控振荡器NCO和多级滤波器的原理和硬件设计仿真,通过FPGA芯片Virtex-4XC4VSX35设计实现了适用于GSM-R直放站的数字下变频器,并对其进行了硬件仿真与验证,结果表明提出的方案正确可行,在工程应用中具有一定的参考价值。     

基于FPGA技术的数字中频系统的设计

在数字中频的理论基础上,研究了数字中频的FPGA实现技术。包括NCO混频器、多速率信号处理(抽取和内插)模块、FIR滤波器模块在FPGA上的实现方式和结构。然后对数字中频系统中的各个模块利用MATLAB和DSP Builder进行了仿真,并使用QuartusⅡ编程实现。通过在软件上仿真数字中频系统,验证了本设计方案的正确性和可行性。     

Optical half-band filters

This paper proposes two kinds of novel 2×2 circuit configuration for finite-impulse response (FIR) half-band filters. These configurations can be transformed into each other by a symmetric transformation and their power transmittance is identical. The configurations have only about half the elements of conventional FIR lattice-form filters. We derive a design algorithm for achieving desired power transmittance spectra. We also describe 2×2 circuit configurations for infinite-impulse response (IIR) half-band filters. These configurations are designed to realize arbitrary-order IIR half-band filter characteristics by extending the conventional half-band circuit configuration used in millimeter-wave devices. We discuss their filter characteristics and confirm that they have a power half-band property. We demonstrate design examples including FIR maximally flat half-band filters, an FIR Chebyshev half-band filter, and an IIR elliptic half-band filter     

一种高效数字滤波器设计方法

针对全数字软件接收机中抽取滤波器的设计,提出了一种适合在FPGA内实现的单级积分清洗的滤波器结构,这种结构解决了传统积分梳妆滤波器中可能出现的积分器溢出问题,同时还可进行非整数倍的抽取变换.给出了一种无乘法半带滤波器的IIR实现结构,并对该滤波器性能进行了仿真,结果表明在输出过采样率大于4时基本不会影响系统误码性能.     

一种数字下变频抽取滤波器的设计

对一个针对数字下变频应用的抽取滤波器从设计指标到版图实现的设计过程进行了详细介绍.该抽取滤波器实现了20倍的降采样,由CIC滤波器、CIC补偿滤波器和半带滤波器三级依次串联而成.通过利用抽取滤波器的等价变换和多项分解性质,各滤波器级的硬件电路开销和运行功耗都得到了降低.