基于IDDQ扫描的SOC可测性设计

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略;本文首先介绍了在CMOS集成电路中的IDDQ测试方法,介绍其基本原理,展示了测试的优越性,CMOS IC本质上是电流可测试,IDDQ和功能测试相结合,可大大改善故障覆盖率,提高测试的有效性;最后提出了一种基于IDDQ扫描的SOC可测性方案,是在SoC扫描测试中插入IDDQ的测试方法,这是一种基于BICS复用的测试技术,并给出了仿真结果最后得出结论。     

8位RISC_CPU可测性设计

本文介绍了一款RISC_CPU的可测性设计,为了提高芯片的可测性,采用了扫描设计和存储器内建自测试,这些技术的使用为该芯片提供了方便可靠的测试方案.     

数据采集器的可测性设计与评估

针对数模混合系统的快速诊断维修问题,以数据采集器作为对象,研究典型数模混合系统的可测性设计及评估;文章首先介绍了两种先进的可测性设计技术:边界扫描技术和内建自测试技术;以某数据采集系统为对象,阐述其关键性能指标,并依据"分块设计"的方法分析了系统各个测试模块的故障类型和采用的可测试性设计方案;最后,利用TEAMS软件建立了数据采集系统的基于多信号流的模型,经计算及仿真对比了可测性设计前后的测试性设计指标;仿真结果表明,增加可测性设计,可以提高电子系统的故障检测率和隔离率,但要增加测试代价,并在一定程度上降低系统的可靠性。     

系统级的可测性设计

随着IC设计的不断发展，SoC由于其可重用性而被广泛应用，这使得可测性设计（DFT）也被提高到系统级的高度。从顶层模块考虑，必须对不同模块采用不同的测试策略，合理分配测试资源。该文通过实例，提供了一种可行的系统级DFT方案。     

SoC可测性技术研究

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略.介绍了可测性设计技术常用的几种方法,从芯核级综述了数字逻辑模块、模拟电路、内存、处理器、第三方IP核等的测试问题,并对SoC可测性设计策略进行了探讨,最后展望了SoC测试未来的发展方向.     

存储器内建自测试技术在芯片设计中的应用

针对SoC芯片中存储器模块的测试问题,在结合设计工具的基础上,提出了存储器的测试结构和方法,并且讨论了存储器模型的应用与调试.     

基于内建自测试的测试向量生成方法

内建自测试(BIST)方法是目前可测性设计(DFT)中最具应用前景的一种方法。BIST能显著提高电路的可测性,而测试向量的生成是关系BIST性能好坏的重要方面。测试生成的目的在于,生成可能少的测试向量并用以获得足够高的故障覆盖率,同时使得用于测试的硬件电路面积开销尽可能低,测试时间尽可能短。本文对几种内建自测试中测试向量生成方法进行了简单的介绍和对比研究,分析各自的优缺点,并在此基础上探讨了BIST面临的主要问题和发展方向。     

基于软件内建自测试模板内容的研究

受到硬件测试中BIST(内建自测试)技术和可测试性设计的启发,在国家自然科学基金项目“软件内建自测试”中提出了软件内建自测试的思想。给出了模板的程序流程中有效语句的定义、流程的存储格式以及独立路径的计算,此外还对程序变量跟踪链表进行了研究。     

逻辑内建自测试高故障覆盖率设计

基于扫描的可测性设计技术需要大量空间存储测试矢量,并且难以实现全速测试,随着芯片规模越来越大,频率越来越高,其测试成本也将越来越高,逻辑内建自测试(Logic Built-In-Self-Test,LBIST)技术以其简单的硬件实现和较小的设计开销开始被业界广泛使用,但该技术也存在覆盖率较低的问题,主要原因在于:一是线性反馈移位寄存器(Linear Feedback Shift Register,LFSR)产生的伪随机矢量的空间相关性;二是电路结构上对伪随机矢量的抵抗性;针对这两种原因给出了一些改善的方法,从而达到提高故障覆盖率的目的,为实际设计提供借鉴。     

软件内建自测试及其面向对象模板的设计

论文提出了一种软件可测性设计技术———软件内建自测试及其实施方案,以期提高软件测试效率,改进软件产品质量。论文还重点讨论了方案中面向对象模板设计中的若干问题,并给出了设计实例。     

基于IEEE Std 1500标准的SOC可测性设计研究

集成电路深亚微米制造技术和设计技术的迅速发展,使得基于IP核复用的SOC设计技术得到越来越广泛的应用,但由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难;IEEE为解决SOC的测试问题提出了嵌入式芯核测试标准IEEE Std 1500,致力于建立标准化的IP核供应商和用户之间的测试接口,简化核测试信息的复用;文章详细介绍了IEEE Std 1500标准的测试架构,使用方法和核测试描述语言CTL,同时给出标准中提出的SOC可测性设计方法。     

基于IP设计的系统芯片测试策略

未来的系统芯片设计将基于IP设计,为了加强嵌入式核应用商和提供商之间的交流,确保系统芯片的快速上市,降低芯片的开发周期和开发成本,IEEE提出了P1500标准。从基于IP设计系统芯片的角度,对IEEEP1500标准的目的与意义、该标准定义的系统结构、标准的制订原则、测试的实现方式等角度对该标准进行详细的剖析,指出了该标准目前的进展状况和存在的问题,以及该标准与其他相关协议之间的关系。     

基于SOC的串联锂离子电池组均衡策略研究

由于一致性问题的存在,成组电池在可用容量、使用寿命等方面远不及单体电池,电池组的均衡管理对电池的成组使用者有着重要的实际意义.论文就针对锂离子串联电池组的均衡技术进行了研究,首先介绍了电池组一致性问题产生的原因,指出均衡管理的重要意义,分析了锂离子电池组SOC的一致性和基于SOC的均衡策略,详细阐述了基于SOC的均衡技术实现,最终搭建实验平台进行测试,验证了所使用的均衡策略和硬件电路的有效性.     

SOC测试访问机制

以复用为基础,通过测试访问机制(TAM,TestAccessMechanism)实现对深嵌在SOC(SystemOnChip)内部的IP核(In鄄tellectualProperty,知识产权模块)的测试,是解决SOC测试的根本方法。本文将介绍现有的几类典型的测试访问机制:(1)直接测试访问,(2)基于总线的测试访问机制,(3)基于透明模型的访问机制等。分析它们的特点,探讨面临的主要问题。     

嵌入式SOC系统设计

作为目前集成电路设计的主流,虽然SOC结构趋同性很大并且有众多商用IP核,但由于嵌入式系统的针对性,这就意味着从体系结构设计到BIOS、操作系统移植,要花费大量的时间与精力.通过对目前各种SOC体系结构的调查研究,提出了一种嵌入式SOC系统架构,功能完整、结构简单、易于扩展,稍加改动就可以满足大多数嵌入系统应用,并提供了一系列软硬件解决方案.     

一种用于SOC中快速乘法器的设计

本文设计了适用于SOC(System On Chip)的快速乘法器内核。通过增加一位符号位,可以支持24×24无符号和有符号乘法。在乘法器的设计中,采用了改进的Booth算法来减少部分积的数目,用压缩的Wallace Tree结构将产生的部分积相加以减少关键路径的延时。该电路通过Hspice仿真最大延迟达到9.32ns,从而获得较高的速度和性能。     

一种嵌入式多处理器SOC动态存储管理体系

嵌入式实时多处理器SOC片上全局内存的管理方式有动态与静态两种,静态管理不适合实时、快速、数据密集型的嵌入式应用;动态管理则由于片上全局内存分配的不确定性以及高WCET（最坏情况执行时间）等因素导致管理效率低下。提出一种建立在SOC动态内存管理单元之上的可靠高效的片上内存的动态管理体系,并由此引出两级管理结构,同时阐述了修改RTOS以支持该体系的方法。     

红外扫描成像预处理系统的SOC设计

根据红外导引头成像预处理系统实时处理要求高的特点，提出基于单片系统（SOC）的设计方法，并详细描述了该成像预处理系统的硬件设计原理及基于SOC的实时处理软件设计原理．系统的预处理集成了红外探测器驱动电路，红外图像非均匀校正，以及红外图像预处理等多种实时图像处理功能，提高了成像系统集成度．实验验证了该系统的可重构性和实时处理优点．     

SOC软硬件划分系统中的关键算法

设计并实现了SOC软硬件划分系统,搭建了软硬件协同设计的平台并描述了软硬件协同设计的流程。运用多目标遗传算法对目标系统的价格、功耗、速度进行优化,采用了基于Pareto支配的适应值赋值、精英保持和密度计算截断操作的方法进行多目标寻优。针对单任务图描述多CPU系统结构的不足,提出采用多任务图来描述的方法,并提出了MTLS性能评估算法,验证系统软硬件划分的优劣。在对比实验中将NSGA2算法运用到本系统中,结果证明论文的多目标寻优算法获得的非支配解80%比NSGA2的非支配解优。     

一种频率测量片上系统设计与实现

随着集成电路技术的飞速发展,片上系统SOC已经成为发展的必然趋势,IP复用、Top—Down自顶向下设计、软硬件协同设计与验证等更是SOC设计中的关键技术。介绍了Top—Down设计方法和基于IP重用的SOC 设计技术,并基于FPGA设计和实现一种频率测量片上系统。经验证,该系统运行正常,测试结果令人满意。