基于CAM的10Gbps线卡地址表维护方案的设计

结合国家“863”计划重大专项T比特高性能路由器的研制，提出了基于 CAM的10Gbps线路接口卡地址表维护的设计方案，论证了该设计方案的合理性，并给出了线路接口卡地址表维护算法。实验测试的数据结果表明，这种方案满足了T比特路由器10Gbps线卡的要求。     

基于接入汇聚路由器的IPTV组播的实现

依据国家“863”计划中ACR的规范，提出了基于FPGA的IPTV组播实现方案，完成了10Gb接口板IPTV组播的FPGA程序设计。测试表明，该方案能够满足ACR路由器对10Gb接口IPTV性能的设计要求。     

基于群代理的QoS-AP算法优化QoS组播路由

针对互联网组播应用中多约束服务质量(QoS)组播路由优化问题,提出一种基于群代理的融合蚁群(ACO)算法与粒子群优化(PSO)算法的QoS-AP算法。首先根据QoS约束,产生多个组播模型。然后利用ACO算法对每个模型和模型中的属性进行评估并放置信息素。再根据信息素值,利用PSO算法调整粒子代理的运动方式来重组组播树。经过多次迭代,最后形成一个满足QoS的最优组播树。通过仿真实验,与现有的PSOTREE、TGBACA算法进行比较。结果表明,该算法能够找出更好的组播树模型,不仅能够满足QoS约束,而且还最大限度地减少了树的成本。     

基于VxWorks的10G线路接口卡板级软件的设计

文章依据国家863重大专项T比特路由器的研制,提出了基于10Gbps线路接口卡硬件的软件设计方案,并在VxWorks操作系统的支持下实现了该方案。同时对VxWorks下的内存管理进行了裁剪,添加了自己设计的内存管理算法。测试结果表明,该方案能够满足T比特路由器10Gbps线路接口板的需求。     

一种基于不精确信息的智能QoS组播路由算法

针对满足多个约束条件的服务质量(QoS) 组播路由的特点,提出了一种下一代互联网中基于粒子群优化(PSO) 和遗传算法(GA) 的智能QoS组播路由算法。给出了QoS组播路由问题模型及其数学描述,针对QoS参数信息不精确的情况,综合PSO的快速搜索和GA的全局寻优能力,找出在给定费用下满足多个QoS约束概率最大的组播树的Pareto非劣集,从中选出最优组播树。对算法进行了仿真实现与性能评价,结果表明,它是可行和有效的。     

基于实时应用的组播路由算法研究

摘要实时多媒体应用要求组播接收者在一定的时延限制之内收到组播信息,这就对组播路由提出了新的要求。该文提出了一种基于实时应用的组播路由算法,该算法以较低的通信代价建立满足时延界限的接近最优的组播树。最后简要讨论了组播接收者的动态改变时如何重建组播树的问题。     

一种基于禁忌人工鱼群算法的智能QoS组播路由算法

针对满足多个约束条件的服务质量(Quality ofService,QoS)组播路由的特点,提出一种下一代互联网(NextGenera-tion Intemet,NGI)中基于禁忌搜索(Tabu Search,TS)和人工鱼群(Artificial Fish Swarm,AFS)算法的智能QoS组播路由算法.给出了QoS组播路由问题模型及其教学描述,针对QoS参数信息不精确的特点,综合AFS的快速搜索和TS的全局寻优能力,找出在给定费用下满足多个QoS约束概率最大的最优(或近优)组播树.对算法进行了仿真实现与性能评价,通过实验结果证明其可行性和有效性.     

一种分布式的高性能PIM-SM组播实现方案

提出了一种分布式的PIM-SM组播实现方案。将PIM-SM控制平面与数据平面功能分离,数据平面功能利用TCAM+FPGA的硬件方式实现,达到快速数据转发的目的,控制平面功能由软件在主控完成,数据平面与控制平面之间通过高速内部网络进行通信。经过实际的测试表明,该方案在保证协议功能一致性的前提下,能够大大提高组播数据转发性能,使数据达到10G接口的线速转发能力,是一种高效可行的PIM-SM组播实现方案。     

基于EMD的SAR与全色影像融合算法

针对传统融合方法不能有效处理非线性、非平稳信号等问题,提出一种基于经验模态分解(EMD)的合成孔径雷达(SAR)与全色影像融合方法。该方法首先对全色影像和降噪后的SAR影像进行EMD分解,然后采用基于区域特征的融合规则分别对高频和低频部分进行融合,最后通过EMD逆变换得到融合图像。该方法可以有效处理非线性、非平稳信号且具有完全自适应性。实验结果表明,基于该算法的融合图像满足图像融合要求,且融合效果优于小波变换法及曲波变换。     

时延约束动态不重组组播路由优化

针对时延约束的组播路由问题,提出了一种动态不重组组播路由算法NDMADC。算法将DGA和Floyd最短路径优化算法相结合,确保节点在满足时延约束的前提下动态选择到组播树有最小代价的路径加入组播会话。由于采用贪心算法思想,NDMADC算法保证了节点加入组播树时不需要组播树重组。仿真表明,该算法能正确地构造出满足时延约束的组播树,具有较低的代价和计算复杂度。     

How much logic should go in an FPGA logic block

The logic blocks of most FPGAs contain clusters of lookup tables and flip-flops yet little is known about good choices for key parameters. How many lookup tables should a cluster contain, how should FPGA routing flexibility change as cluster size changes, and how many inputs should programmable routing provide each cluster?     

基于FPGA的浮点指数函数算法研究与实现

基于FPGA的核电站仪控设备中涉及大量浮点指数运算,而常用的CORDIC算法和线性逼近法等存在计算范围小、计算精度不高等问题,对FPGA硬件实现指数函数的方法进行研究,并提出一种改进的级数近似法;该方法对输入进行预处理,将输入分解后采用查找表和泰勒级数展开结合的方法,在展开很少项数的情况下快速收敛,发挥查找表法和级数近似法的优势,提高算法的运算精度和效率;在Matlab环境下对改进算法的有效性进行仿真验证,且采用Verilog语言进行编程实现,在Microsemi公司的IGLOO2系列FPGA上进行具体算法性能验证;Matlab仿真和FPGA验证结果均表明,改进的级数近似法能够大幅增大指数函数的自变量输入范围,并提高计算精度。     

Universal fault diagnosis for lookup table FPGAs

Focusing on configurable logic blocks in a lookup table FPGA, the authors present universal fault diagnosis procedures that can locate a fault to just one CLB. The complexity of the proposed procedure for FPGAs using block-sliced loading is independent of FPGA array size     

Fast and deterministic hash table lookup using discriminative bloom filters

Hash tables are widely used in network applications, as they can achieve O(1) query, insert, and delete operations at moderate loads. However, at high loads, collisions are prevalent in the table, which increases the access time and induces non-deterministic performance. Slow rates and non-determinism can considerably hurt the performance and scalability of hash tables in the multi-threaded parallel systems such as ASIC/FPGA and multi-core. So it is critical to keep the hash operations faster and more deterministic.This paper presents a novel fast collision-free hashing scheme using Discriminative Bloom Filters (DBFs) to achieve fast and deterministic hash table lookup. DBF is a compact summary stored in on-chip memory. It is composed of an array of parallel Bloom filters organized by the discriminator. Each element lookup performs parallel membership checks on the on-chip DBF to produce a possible discriminator value. Then, the element plus the discriminator value is hashed to a possible bucket in an off-chip hash table for validating the match. This DBF-based scheme requires one off-chip memory access per lookup as well as less off-chip memory usage. Experiments show that our scheme achieves up to 8.5-fold reduction in the number of off-chip memory accesses per lookup than previous schemes.     

一种基于硬件的大规模哈希流表设计与实现

基于流的报文处理是防火墙、入侵检测等网络安全应用的重要组成功能,其中流表是流处理技术的关键数据结构,流表的规模及访问性能直接影响到流处理的能力和速度。着眼于高速网络下大规模流表的硬件实现,设计了一种基于硬件的千万级哈希流表查找架构,并在FPGA平台上进行了实现和测试。该方案在保证访存效率的同时很好地解决了冲突的难题,利用有限的存储资源,满足了高达4 900万项的流表查找需求,测试能够实现92Mdesc/s的表查找速度,支持约220Gbps高速以太网的处理能力。     

快速IPv6分段查找及其硬件实现

提出一种可硬件实现的快速IPv6查找算法,采用基于内容可寻址存储器CAM的分段查找机制,用流水线实现,每个周期可输出一次查找结果,所需存储开销较小。在Xilinx Virtex-6 FPGA开发板用150×1 024项IPv6前缀测试表明,查找速度可达597 Mp/s（Million packet/s）,最坏需要2次存储器访问,更新最坏需要50 μs,仅需20.07 MB的RAM和258 KB的CAM存储开销。     

基于查找表和SF CORDIC的高精度正余弦函数求值方法

常用查找表法和CORDIC算法在FPGA上实现正余弦函数求值.查找表法实现简单,输出延迟小,但随着计算精度的提高,存储资源需求呈指数增长;传统的CORDIC方法硬件资源消耗大,且输出时延长.论文提出一种新方法,将查找表和SF-CORDIC算法相结合,以查表所得中间向量为迭代初始向量,对剩余旋转角应用SF-CORDIC算法,迭代系数取0或1,减少了x、y通路的计算开销和舍入误差;并对z通路使用加减交替法提前生成剩余旋转角,以减少每级流水线的延迟.所需查找表的地址位数和迭代次数分别较常规查表法和CORDIC算法减少一半左右.基于FPGA完成了算法的设计、仿真与误差分析,结果表明该方法可利用较少的硬件资源和存储资源实现较高精度和较低时延的正余弦函数求值.     

2D-DCT的FPGA实现

设计了采用FPGA来实现2D-DCT的方案,对于其中的关键部分——乘加运算,给出了基于查找表的分布式算法。整个设计节省了资源,提高了运算速度。仿真结果表明,经过2D-DCT变换后的数据与期望值总体上是一致的,这对于数字图像和视频压缩的研究有一定的意义。     

无相位截断误差DDS的设计与FPGA实现

通过修改传统的直接数字频率合成（DDS）设计方法,提出了一种基于查找表的无相位截断误差的DDS设计方案并用FPGA平台予以实现。该方案不做相位截断,并利用幅度量化的数学特性建立查找表,在查找表深度可容忍的前提下大幅降低了杂散噪声,减轻了存储量对提高信号精度的限制,消除了传统设计中相位截断给最终输出信号频谱的影响,提高了DDS的性能。     

基于FPGA的星内高速路由实现方案

针对星内各载荷设备数据交互速率快、接口复杂的现状,设计了一种基于现场可编程门阵列（FPGA）的高速路由实现方案,解决了星内路由设计中矩阵交换、路由查找、同步动态随机访问存储器（SDRAM）仲裁访问控制、可靠性设计等多个关键问题。该路由方案采用模块化设计,具有便于集成和扩展的特点,可用于控制局域网络（CAN）总线、通用异步收发传输器（UART）、低电压差分信号（LVDS）等多种标准接口的载荷设备构建通信网络。同时,文章给出了该方案在工程中的具体实施和试验验证情况,可为航天器星内和星间路由设计提供参考。