并行CRC在FPGA上的实现

循环冗余码校验CRC（Cyclic Redundancy Check）广泛用于通讯领域和数据存储的数据检错。基于FPGA在通讯领域和数据存储的应用越来越广泛,CRC的编码解码模块已经是FPGA上的常用模块了。采用超前位计算实现CRC在FPGA上的并行运算,通过实际应用证明该算法能有效实现硬件的速度与资源合理平衡。     

TD-LTE中基于码块分割的CRC模块研究与设计

对TD-LTE无线综合测试仪中采用DSP进行码块分割与CRC校验的研究,提出了一种基于FPGA实现其相同功能的方案;并实现了TD-LTE中码块分割与CRC添加的过程。并通过多次测试实验,该设计方案实现了数据的正确处理并已应用于TD-LTE无线综合测试仪表的开发中。     

ECC并行算法研究及其IP核设计

在研究256 byte数据块ECC校验原理和简要分析软件串行实现方法的基础上,推导出高速并行ECC码生成算法,可适用数据块大小任意的ECC编码,并在Quartus9.0平台下仿真验证,结果表明该IP核编码电路具有很高的实时性.与以往ECC校验实现相比,该方法扩展性强、速度高,能满足电视服务器的需要,是一种正确适用的并行实现方法.     

USB3．0中的CRC校验原理及实现

循环冗余码（CRC）是USB协议中重要的错误检测措施。在此分析了USB3．0数据包的基本格式以及USB3．0协议中CRC校验的特点,针对USB3．0数据高速传输的要求,设计实现并行发送端CRC产生和接收端CRC校验电路,功能仿真结果证明了其有效性。     

针对任意位的CRC并行化方法及编解码器的实现

介绍了一种基于查表法的针对任意位数据的任意位CRC并行计算的原理及算法，克服了现有的两类CRC并行算法延时大、毛刺多或仅适于2^n位数据的2^n位CRC校验的缺点。该方法使并行CRC校验的传输数据位数与CRC码位数之间的选择更灵活，并且在加速比、功耗和面积等方面具有优势。     

短波ARQ通信中的CRC校验算法研究

在对CRC码生成原理进行分析的基础上,针对短波通信中数据串行输出的特点,给出了短波ARQ通信中CRC码的快速校验算法及其编程实现方法。与常用校验算法比较的结果表明,该算法不仅能够充分满足对串行数据CRC校验实时处理的需要,而且思路简单,易于编程实现。     

通用并行CRC计算方法及FPGA实现

循环冗余校验(CRC)码是诸多信道编码方式中最常用的一种编码,也是一种检错概率高且容易硬件实现的检错码,因检错能力强、容易实现而得到广泛应用。首先,本文介绍了循环冗余校验的算法原理,分析了CRC校验码的具体运算过程;其次,本文在原算法的基础上提出一种高速并行CRC算法,并以CRC-CCITT为例,推导出8位并行运算的CRC-CCITT逻辑关系式;最后,本文根据推导的8位并行运算的逻辑关系式,描述了8位并行的CRC-CCITT硬件实现电路。将该算法与现有的查找表法的性能进行分析比较发现,该算法具有节省逻辑资源、运行速度快等特点。     

一种基于分段CRC码级联Hash极化码的设计

极化码作为一种线性分组码，具有较低的编码复杂度和确定的构造，但当其为中短码长时，性能会有所降低。提出一种基于分段循环冗余校验（cyclic redundancy check，CRC）码级联Hash极化码的设计方法，该方法在原有Hash极化码（Hash-Polar）的基础上，采用CRC分段校验进行双校验，分段CRC码在译码过程中能辅助路径度量，即对译码路径进行修饰，以此提高路径选择的可靠性，提高性能；另外，分段校验是将校验码分散地添加到输入的信息序列中，译码时对于CRC不通过的情况，可提前终止译码路径以省去不必要的译码计算量。最后，译码结束时，Hash校验码对修饰后的L条路径进行校验，选出最佳译码路径。仿真结果表明，所提出的设计方法比 CRC 辅助的 Hash 极化码（Hash-CRC-Polar）误码性能更优异。在高斯信道下，当码长为 128 bit、码率为 1/2、误码率为 10^-3时，所提出的基于分段 CRC 校验码的 Hash 极化码比Hash-CRC-Polar获得了约0.25 dB的增益。     

基于FPGA的LDPC码编译码器联合设计

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。     

循环冗余校验CRC的软件实现

在数字通信系统中，为保证数据传输的正确性，需要对通信过程进行差错控制。循环冗余校验CRC(Cyclic Redundancy Check)由于编码简单、误判概率低，在通信系统中得到了广泛的应用。为了减少硬件成本，降低硬件设计复杂度，对于那些采用软件方法不至于严重影响CPU响应时间的校验可通过软件实现。采用软件方法实现的前提是实现算法要合理，校验速度要足够快。本文在介绍了并行CRC的原理后，重点讨论了采用并行CRC算法快速通过软件实现CRC-32的具体过程，给出了实现程序，并列出了测试结果。     

UHF RFID系统中并行CRC电路的设计

针对UHF RFID系统中的并行循环冗余校验电路进行了设计和详细的分析。首先对基于经典的线性反馈移位寄存器的串行CRC电路进行了介绍,然后在串行CRC电路的基础上采用迭代法推导出了8位并行CRC电路。UHF RFID系统中采用了CRC-16的校验方法,因此该文着重以CRC-16为例,用Verilog HDL硬件描述语言设计实现了8位并行CRC-16电路,利用ALTERA公司的仿真工具Modelsim对其进行了功能仿真,最后在Quartus II 11.0开发环境下烧录到FPGA芯片上进行了板级验证。结果符合设计的初衷:一次处理1个字节的数据,且满足UHF系统通信速率的要求。     

循环冗余校验生成多项式的构造及其性能的理论分析

循环冗余校验CRC由于编码简单、检错能力强且误判概率低，是一种主要应用于二元码组的高效可靠的差错控制方法。首先分析了CRC的校验原理，进而构造了一个生成多项式，进行了性能的分析比较，最终提出了生成多项式的重要原则。     

一种POCSAG码发射器的设计

该文在简要介绍了POCSAG编码格式、BCH编码、CRC校验原理的基础上,重点叙述利用89C2051实现POCSAG码的编码与发射方法,以及软硬件设计方案。     

基于FPGA的CRC编解码器实现

循环冗余校验(CRC)是一种广泛应用于通信领域以提高数据传输可靠性的差错控制方法。介绍了CRC码的原理,分析了CRC编码、解码电路设计思路。利用VHDL语言设计CRC(7,3)编解码器并通过QuartusⅡ仿真平台进行仿真验证,最后下载到FPGA芯片实现了CRC(7,3)编解码电路。仿真及实验结果表明采用此方法实现的CRC编解码器具有速度快、可靠性高及易于大规模集成的优点。     

新型超高频RFID编解码和CRC电路的设计与实现

提出了一种新的超高频射频识别(RFID)标签芯片的数据编解码与循环冗余校验(CRC)计算同步进行的电路结构。该电路采用ISO/IEC 18000.6C标准协议,在数据编解码过程中同步进行串行CRC计算来提高系统数据的处理速度。采用FPGA进行仿真分析。结果表明,该设计方法可实现CRC编解码与RFID数据的编解码同步,即不占用额外的时钟处理CRC计算,从而满足超高频RFID的快速通信要求。所提出的串行CRC电路在SIMC 0.18 μm标准CMOS工艺下进行综合,其面积比并行CRC电路节省31.4%,电路算法更简单。     

EPON中CRC校验码的并行算法实现

EPON是基于以太网技术的宽带接入,采用以太网的帧结构。文章详细介绍了EPON中CRC校验的原理和算法,给出了采用并行电路实现EPON中CRC产生和CRC校验的解决方案,然后用M odelsim进行了仿真。与串行电路相比,这种并行电路提高了CRC算法的实时性能,为进一步实现高速系统创造了条件。     

GPS海上数据传输的CRC校验

在工作中GPS数据经常要求实时传输，为保证传输过程的正确性，可以采用循环冗余码（CRC）对数据进行梭验．本文简要介绍了海上GPS数据传输系统，并从原理入手介绍了循环冗余（CRC）校验的原理和方法．     

Xmodem协议中CRC算法的FPAG实现

基于解决Xmodem协议中CRC校验的目的,以经典的LFSR硬件电路为基础,采用了按字节并行运算CRC校验码,以及多字节CRC算法的方法。在Quartus II环境下,通过以VHDL语言仿真试验,得出Xmodem协议中CRC校验,以多字节循环并行CRC算法能够满足高速实时性要求的结论。     

基于FPGA的循环冗余校验算法实现

循环冗余校验(CRC)码是数据通信中广泛应用的一种差错检测码。在介绍CRC原理的基础上,以常见的CRC-16为例,用VerilogHDL硬件描述语言设计该算法。利用Altera公司的EDA开发工具软件QuartusII6.0,给出仿真波形图以及可以共享的模块,该模块既是CRC码生成器,又是待校验数据的校验器。仿真结果表明,这是一种实现CRC算法的有效方法,其工作频率可达到420.17MHz。     

面向5G的LDPC码正则校验矩阵设计研究

3GPP已确定LDPC码为eMBB场景数据业务信道长码块编码方案,正则校验矩阵是LDPC正则编码的关键。正则校验矩阵是一种稀疏矩阵,分解成6个子阵后,既简化了正则校验矩阵的设计,又方便了发射端的数据编码和接收端的数据解码。在讨论设计正则校验矩阵的基本条件后,对基于近似下三角形奇偶校验的正则校验矩阵的编码进行了分析,在此基础上设计了7款正则校验矩阵,并通过仿真全面分析了这些正则校验矩阵的性能及设计中的注意事项,指出了正则校验矩阵的编码译码性能所依靠的重点,为研究LDPC编码提供了重要参考。