一种低功耗UHF RFID标签数字基带处理器

超高频射频识别(UHF RFID)电子标签的低功耗设计是当前的研究热点与难点。数字基带部分的功耗占芯片总功耗的40%以上,而时钟模块的功耗约为基带部分的50%。针对此问题,设计了一种兼容EPCTM C1 G2/ISO 18000-6C协议的新型UHF RFID标签数字基带处理器。围绕时钟信号设计了新型数字基带架构,引入局部低功耗异步电路结构,并采用模块时钟的门控动态管理技术,尽可能降低功耗。该数字基带电路在FPGA上完成了功能实测,采用SMIC 0.18 μm CMOS完成了芯片级的逻辑综合及物理实现。结果表明,版图面积为0.12 mm²,平均功耗为 8.8 μW。     

利用FPGA实现多路话音/数据复接设备

本文利用FPGA完成了8路同步话音及16路异步数据的复接与分接过程，并且实现了复接前的帧同步捕获和利用DDS对时钟源进行分频得到所需时钟的过程。该设计的控制模块由VHDL语言完成，最后利用Xilinx公司的ISE工具和Modelsim工具完成了该设计的行为仿真、布局布线仿真及时序仿真。仿真结果验证了输入输出的逻辑关系。     

一种FPGA多时钟源管理器的设计与实现

FPGA可编程逻辑器件的高速性能是建立在稳定可靠的时钟之上的,因此时钟管理是FPGA设计中一个非常关键的步骤。文章对FPGA内使用的时钟类型进行了分析,讨论了相近时钟源的切换控制机制;然后探讨了任意频差的不同时钟源切换的问题,利用FPGA内部的CCM(时钟控制模块)对备选时钟源的有效性进行检测,采用VHDL语言设计了不同时钟源的自动切换功能,通过QuartusⅡ软件进行功能仿真,验证了设计的可行性。     

基于FPGA的平板显示器件驱动电路的设计

介绍了一种基于FPGA的平板显示器件驱动电路的设计方法。在FPGA内部设计了数字GAMMA校正、时基校正、时钟发生器、锁相环、I2C控制等模块,替代了各个专用集成芯片的功能,用数字技术取代传统模拟技术实现电路各模块,简化了电路;能够完成平板显示器件显示时序及控制方面的要求且控制灵活;能驱动大部分的平板显示器件,通用性好;设计了丰富的扩展信号接口,FPGA外挂SDRAM可应用于更大规模的平板显示驱动,可移植性强。采用高分辨率液晶投影显示屏LCX029CPT来验证所设计的驱动电路,通过电路实现,显示出质量很好的图像。     

无源UHFRFID标签芯片基带处理器的低功耗设计

在分析ISO18000-6C标准内容的基础上,提出了一种基带处理器的结构,设计了一款符合ISO18000-6C标准的UHF RFID标签芯片的基带处理器。该基带处理器可支持协议规定的所有强制命令。设计通过降低工作电压、降低工作频率、使用门控时钟、增加功耗管理模块等一系列低功耗设计以降低处理器的功率消耗。在Xillinx的Virtex-4FPGA上验证满足协议功能要求,并在工作电压为1V,时钟为1.92MHz时,功耗仿真结果为9.9μW,很好的完成了低功耗电子标签的基带处理器设计。     

一种基于FPGA的计算机层析重建的方法

提出一种基于FPGA的计算机层析重建的方法,即借助FPGA的高速数据处理能力来提高计算机层析重建的速度.采用自顶向下的方法,将FPGA依据功能划分为几个模块,并详细论述了各个模块的设计方法和控制流程.FPGA模块的设计采用VHDL语言编程和内部已有的小模块相结合的方法来实现,并利用时钟信号对模块内部以及模块之间运算和数据流程进行控制.整个软件设计和综合模拟仿真在Quartus ||开发平台中完成,同时也给出了一些模块仿真的波形.     

FPGA设计中时钟设计的探讨

在FPGA设计过程中,稳定可靠的时钟是系统稳定可靠的重要条件。探讨了FPGA设计过程中5个不同的时钟设计方案,对这些不同方案的优点、缺点和在设计中需要注意的问题进行了分析,并提出了一些合理建议。有利于FPGA设计人员在较短的时间内掌握FPGA时钟设计技术。     

SDH光传输误码测试仪方案设计

文章介绍了一种基于LPC2478 CPU和XC3S1500 FPGA的光传输误码测试仪的方案设计。该测试仪以FPGA为数据处理核心,完成误码检测;CPU为控制核心,完成系统初始化和逻辑控制。详细描述了SDH信号处理模块、控制模块、时钟同步模块、误码检测模块的软硬件设计。并利用设计的样机和进口仪器ANT-5进行了对测,对多批次SDH设备进行了误码测试,测试结果表明此设计方案稳定可靠,实现了对SDH光传输设备误码检测的设计要求。     

基于FPGA的光纤通信系统的设计与实现

光纤通信是现今数据通信系统的主要通信方式,其性能的好坏直接影响数据通信系统的质量。本文采用Ver-ilog语言实现FPGA光纤通信系统的功能。光纤通信系统又包含位同步时钟提取模块、8B/10B编解码器模块和NRZI编解器模块;这些模块都利用了DA(Design Analyzer)、Quartus II以及Modelsim等EDA工具来完成综合与仿真,从仿真的结果可以看出该设计方法很好地满足了系统的要求。     

FPGA在波分复用系统光监控信道中的应用

在波分复用系统中,光监控信道用来传送网管信息。介绍了一种WDM(波分复用)光监控信道的设计方法,使用Altera FPGA(现场可编程门阵列)完成光监控信道板的核心功能。发送部分主要由时钟模块、HDLC(高级数据链路控制)和E1时序产生及成帧模块、NRZ(不归零码)/CMI(传号反转码)、公务电话处理模块和单片机时序发生模块组成,接收部分包括时钟模块、E1帧同步检测与HDLC标志字检测处理模块、NRZ/CMI解码模块等。设计采用自顶向下的方法,各功能模块由VHDL语言设计完成。该设计已经成熟应用在实际的WDM系统中。     

FPGA设计中的跨时钟域问题

随着FPGA设计中的时钟频率越来越高,时钟方案越来越复杂,跨时钟域问题变成了设计和验证中的关键点。为了解决跨时钟域问题对FPGA设计造成功能错误,对跨时钟域信号采用两级寄存器或多级寄存器同步、握手协议和异步FIFO等同步方法;同时还提出了不检查时序、修改SDF文件和添加约束文件三种仿真中的技术,解决了跨时钟域产生的亚稳态现象对FPGA仿真验证造成的影响。     

M4K块移位寄存器数据读进方式的逻辑分析仪设计

采用Altera公司的Cyclone系列EP1C3T144C8作为控制芯片,QuartusⅡ为软件平台,用硬件描述语言设计了一个具有变频采样时钟和16路采样通道,基于VGA显示的逻辑分析仪.该设计方案利用FPGA内部的M4K块作为移位寄存器不断地进行读进数据的方式,提高了工作速度、性能稳定性以及分析的范围和质量.该逻辑...     

利用CPLD提高FPGA加载速度

设备端的通信产品要求启动快,采用FPGA芯片时,加载时间要小于2 s,针对这个要求,介绍了企业中最常用的FPGA从串加载方案,提出了一种利用CPLD提高FPGA加载速度的方案,并就改进方案给出数据分析结果。该方案理论计算结果表明:当CPLD工作时钟33 MHz时,加载Altera公司的EP3C120 FPGA,加载所需时间1.65 s。CPLD工作时钟提高,加载时间会大幅缩短,完全满足通信产品的要求,且该方案便于移植,可以应用于任何型号的FPGA加载。     

基于FPGA的CMI编码系统设计

提出了一种基于FPGA并利用Verilog HDL实现的CMI编码设计方法.研究了CMI码型的编码特点,提出了利用Altera公司Cyclone Ⅱ系列EP2C5Q型号FPGA完成CMI编码功能的方案.在系统程序设计中,首先产生m序列,然后程序再对m序列进行CMI码型变换.在CMI码型变换过程中,采用专用寄存器对1码的...     

基于FPGA的多功能数字钟设计

文中简要介绍了一种基于FPGA的多功能数字钟设计方案。在实现数字钟计时、校时和整点报时等基本功能的基础上增加世界时钟功能,能够将北京时间快速转换为格林威治标准时。该方案采用VHDL和原理图相结合的设计输入方式,在QuartusⅡ开发环境下完成设计、编译和仿真,并在FPGA硬件开发板上进行测试,实验证明该设计方案切实可行,对FPGA的应用和数字钟的设计具有一定参考价值。     

基于FPGA的数字电子钟设计

采用FPGA进行的数字电路设计具有更大的灵活性和通用性,已成为目前数字电路设计的主流方法之一.本文给出一种基于FPGA的数字钟设计方案.该方案采用VHDL设计底层模块,采用电路原理图设计顶层系统.整个系统在QuartusⅡ开发平台上完成设计、编译和仿真,并在FPGA硬件实验箱上进行测试.测试结果表明该设计方案切实可行.     

基于MSP430+FPGA的IRIG-B码时统设计

MSP430系列单片机是集成度高、超低功耗的16位单片机.Cyclone系列芯片是Altera公司推出的低价格、RAM可达288 kb的高容量的FPGA.IRIG-B码广泛应用于靶场时间信息的传递和各系统的时间同步.详细介绍了IRIG-B码解码电路和调制电路的硬件设计.MSP430的软件采用C语言编写,使程序有很强的可移植性.     

基于FPGA的八通道高速ADC的时序设计

针对八通道采样器AD9252的高速串行数据接口的特点,提出了一种基于FPGA时序约束的高速解串方法。使用Xilinx公司的FPGA接收高速串行数据,利用FPGA内部的时钟管理模块DCM、位置约束和底层工具Planahead实现高速串并转换中数据建立时间和保持时间的要求,实现并行数据的正确输出。最后通过功能测试和时序测试,验证了设计的正确性。此方法可适用于高端和低端FPGA,提高了系统设计的灵活性,降低了系统的成本。     

FPGA应用实例——实现I2C总线主机控制器

在以51单片机为核的小型电路设计中,没有足够的I/O端口与内部时钟中断实现I2C总线功能。本文运用VHDL语言对FPGA进行必要的编程,在不影响51单片机地址分配的同时能够将8位并行数据转化为符合I2C总线协议的串行数据,实现I2C主机控制器功能。同时,应用MaxPlus软件对设计进行时序仿真,分析设计可行性与存在的不足,该设计能够满足预定目标,拓展FPGA应用。