基于FPGA的任意数值分频器的设计

介绍了基于FPGA的任意分频系数的分频器的设计,该分频器能实现分频系数和占空比均可以调节的3类分频：整数分频、小数分频和分数分频。所有分频均通过VHDL语言进行了编译并且给出了仿真图。本设计中的分频器没有竞争冒险,可移植性强,占用的FPGA资源少。本设计在Altera公司的CycloneⅡ系列EP2C35型FPGA芯片中完全可实现,结果表明设计是正确和可行的。由于分频器应用非常广泛,故本设计具有很强的实用价值。     

一位小数分频器

近年来,在频率合成技术上广泛使用了小数分频器小数分频是基于分频比平均的原理上,它可以解决高参考频率和高分辨率之间的矛盾。换言之,它可使压控振荡器输出频率的分辨率(频率间隔)远小于参考频率。因为参考频率选得较高,环路通带宽,所以具有良好的杂散抑制能力,转换速度亦快。     

高速程序分频器

介绍一种高速吞脉冲程序分频器.该分频器速度高达550MHz,工作可靠,分频比为100～999,适用于数字频率合成器.     

应用于26 GHz-41 GHz频率综合器的高速可编程分频器的设计

毫米波频率综合器中的重要模块之一高速可编程多模分频器,它主要用于对VCO的输出信号进行分频从而获得稳定的本振信号,它的性能影响整个毫米波频率综合器性能。本文设计的一种高速、低功耗、分频比可变的分频器具有非常重要的意义[1]。根据26 GHz-41 GHz硅基锁相环频率综合器的系统指标,本文基于TSMC 45nm CMOS工艺,设计实现了一种高速可编程分频器。本文采用注入锁定结构分频结构实现高速预分频,该结构可以实现在0 d Bm的输入功率下实现25 GHz-48 GHz的分频范围、最低功耗为:2.6 m W。基于脉冲吞咽计数器的可编程分频器由8/9双模分频器和可编程脉冲吞咽计数器组成。其中8/9双模分频器由同步4/5分频器和异步二分频构成,工作频率范围10 GHz-27 GHz,最低输入幅度为:300 m V,最低功耗为:1.6 m V。可编程吞咽计数器采用改进型带置数功能的TSPC D触发器,该可编程分频器的最大工作范围:25 GHz;最小功耗为:363μW。本文设计的高速可编程多模分频器,可以实现32-2 062的分频比;当工作于28 GHz时,相位噪声小于-159 dBc/Hz。动态功耗为5.2 m W。     

一种改进的小数分频器设计方法

本文在分析整数和半整数分频以及双模前置小数分频原理的基础上,提出了一种改进的双模前置小数分频算法,并对改进算法的性能进行了分析.分析表明,采用改进算法进行任意小数分频器设计,可以在一个计数循环内达到相位平均偏差等于0,其相位抖动均方差也要远小于双模前置小数分频器,值得在实际应用中加以推广.     

极小频率分辨率的小数分频4模方案的实现

引言 稳定频率的获得借助于锁相环路。较小频率步进的获得则必须借助小数分频技术。小数分频的实现运用脉冲吞除原理,脉冲吞除的实现运用的是变模程序分频器。即对被分频信号预分频使得在高速分频器中只需采用少量ECL、TTL器件,这里的分频比是可变的,对于双模程序分频器为p/p+1,将分频信号的频率降低p倍。这里p的取值比     

用CD4520B设计对称输出分频器的方法

文章详细地介绍了COS/MOS双四位二进制加法同步计数器CD4520B用来设计各种分频器的规则和方法。用CD4520设计的分频器不管分频系数N为何值,都能保持输出的对称特性,使用的元件种类少,成本低,不产生对基本计数器的频率干扰。这种分频技术比普通的分频方式更有吸引力,是在设计电路时可以实际应用的十分重要电路。     

一种新型分频器的设计实现

针对现有的常用分频器的使用局限性,介绍了一种可以实现任意小数、分数分频的新型分频器。由预先设置的分频参数,通过使用一个带余数输出的除法器,计算出其商和余数,以确定两个分频器的分频系数和分频次数,通过控制两个分频器交替工作,从而实现任意分频。分析了这种新型分频器的工作原理,提出了一种简单的实现电路,并用VerilongHDL语言描述了该分频器,在FPGA上运行实现,通过仿真证明其可行性。     

基于FPGA的多种分频设计与实现

简要介绍了FPGA设计中各种分频器的设计方法,给出了分别利用Veriog硬件描述语言和原理图对整数分频、半整数分频等多种分频方式进行设计的方法,同时给出了通过QuartusⅡ5.0开发平台并使用Altera公司的FPGA进行实现的具体方案.     

分频器的选择与使用

<正> 众所周知,扬声器系统由扬声器单元、音箱体和分频器三大部分组成,其中分频器对高、中、低音的重放、音质等都起着举足轻重的作用。本文简单介绍分频器的选择与使用。 一、分频器原理 大家知道,人耳可听到频率范围在20Hz～20kHz的声音。由于频带宽阔,只用单个扬声器是不能重放整个音频频谱的,因此可把声音分为低、中、高音频段,由多个扬声器来进行重放。大多数扬声器系统都是二分频或三分频的系统。二分频系统由高音和低音单元组成,三分频系统由高、中、低音单元组成,这样基本上可获得宽阔的重放频带。另     

一种占空比可调的新型整数半整数分频器设计

提出了一种数字分频器,根据分频器外部输入的分频比和占空比控制参数,对源时钟实现任意偶数、奇数和半整数分频,占空比全范围可调,包含50％.电路由Verilog HDL编程实现,并通过Xilinx公司SPARTAN XC3S250E芯片硬件验证.测试表明该分频器结构简单功能稳定,资源占用不足1％,使用灵活,具有较强的可移植性.     

16.8GHz 4分频器芯片设计

本文设计的16.8GHz 1:4分频器是由两个1:2分频器构成,1:2分频器采用单时钟动态负载锁存器结构。由于它们工作在不同的速率上,虽然结构相同,但参数配置不同,分别以高速和低功耗为优化目标进行电路设计。仿真结果和流片测试结果均表明在该芯片在16.8GHz下可以实现4分频功能。     

调频锁相环路中分频器对调频的影响

本文详细分析了调频锁相环路中分频器的作用,给出了选择分频比的依据。     

一种基于FPGA的新型快速位同步系统设计

提出了一种简单快速的多速率位同步FPGA实现方法,该方法采用码元的上升沿或者下降沿作为触发信号对分频器进行复位来获取码元的位时钟信息。仿真及实验表明：该系统具有较快的位同步建立时间,系统工作稳定、可靠。     

一种新的基于双平衡模拟乘法器的分频器

提出了一种基于双平衡模拟乘法器的分频器。该分频器在双平衡模拟乘法器的基础上增加一反馈回路,电路简单,阈值低,效率可大于１００％,实际应用效果良好。本文地该分频器进行了初步的原理分析,并用ＰＳＰＩＣＥ进行了详细的仿真。     

一种ECL可编程分频器的研制

本文在分析TTL可编程分频器逻辑功能的基础上,设计了模数在1～16之间任意可变的ECL可编程分频器,利用SPICE电路模拟程序对电路进行了直流和瞬态分析。同时,针对超高速ECL电路的特点,完成了电路版图及工艺设计,并进行了工艺试制。做出了工作频率可达50MHz以上的ECL可编程分频器,比原TTL可编程分频器的工作频率提高了5倍之多。     

基于90 nm CMOS工艺的37 GHz分频器

对高速分频器的注入锁定特性进行了研究,并实现了一个基于电流模逻辑的分频器。该分频器采用了电感峰值技术,分频范围可达25~37.3 GHz,电源电压为1.2 V,功耗为24 mW。芯片采用TSMC 90 nm CMOS工艺设计制造,并给出了测试结果。     

SZ541和SZ551型GaAs高速分频器

本文叙述了SZ541和SZ551分频器工作原理、电路设计和制作工艺技术。电路采用全离子注入平面工艺,L_g为0.6～0.8μm.SZ541GaAs静态分频器可从DC到3GHz工作。SZ551GaAs动态分频器工作带宽为0.5～4.5GHz。     

基于串/并联电路超宽带小型化功分网络技术

提出了一种串联式功分器结构设计,将其与并联式功分器相结合,可以实现小型超宽带1:4功分网络.文章给出了两种实现小型超宽带功分网络的拓扑图,并设计了2～10GHz范围的超宽带小型功分器,加工、测试结果,计算与实验结果吻合很好.     

高速低功耗多模分频器的设计

基于相位转换技术的多模分频器由于其在工作频率和功耗中能更好地折中而得到广泛的应用.为了进一步降低功耗,利用两级反相器对其相位信号进行整形,使工作频率最高的前两级÷2分频器能降低输出幅度的要求,从而大大降低功耗.这两级反相器还可以调整相位信号占空比为25%,甚至更小,从而增大相位控制信号的延时余量,实现无毛刺的加计数相位转换.基于相位转换4模分频器的基本原理,设计了一个2.55 GHz的多模分频器.仿真结果表明,采用0.35μm BiCMOS工艺,在3.3 V电源电压下,分频值为128～255,最大功耗不到14 mW.