锁相环频率响应特性及其稳定性分析的CAD方法

本文给出了锁相环路各组成部件电特性的模拟表示,采用ＨＰ－ＴＯＵＣＨＳＴＯＮＥ微波ＣＡＤ软件对锁相环频率响应特性及环路稳定性进行了分析。利用该方法模拟得到的结果与实际测度结果吻合较好。使用该方法可使设计者分析环路中每个元件对环路频率响应特性及稳定性的影响,从而把环路设计为最优。     

锁相环的VHDL-AMS建模与仿真分析

介绍具有混合信号系统描述能力的硬件描述语言VHDL-AMS的新特性。通过对锁相环路进行数学分析，建立锁相环的VHDL-AMS模型，并进行仿真分析。从文中可以看出，应用VHDL-AMS．使得锁相环的仿真设计更加简捷有效。     

自偏置锁相环的相位噪声分析

自偏置锁相环被提出以来,被认为能够以简单的电路结构降低锁相环的环内分频比从而改善环路带宽内的相位噪声。从噪声的相关性出发,分析了信号经过自偏置电路后对相位噪声的影响,并通过计算自偏置锁相环的相位传递函数得到其相位噪声模型,对比于传统单环式锁相环结构,其环内分频比并未降低。通过设计一2. 28～2. 52GHz 的自偏置锁相环,对其相位噪声进行测试并与传统单环和偏置式锁相环进行比较,测试结果也表明自偏置锁相技术并不能降低锁相环的带内相位噪声。     

基于自偏置技术的低噪声锁相环研究

文中描述了一种自偏置型锁相环电路,通过采用环路自适应的方法得到一个固定的阻尼系数ξ以及带宽和输入频率的比值ωN/ωREF,从而保证环路的稳定。传统锁相环电路设计需要一个固定的电荷泵充放电电流和固定的VCO增益,这样才能保持系统的稳定性。但是当工艺发展到深亚微米尤其是65 nm以下的时候,芯片的供电电压都在1 V以下且器件的二级效应趋于严重,此时要得到一个固定的电流值或者固定的VCO增益是很困难的。自偏置锁相环解决了这个问题,由于采用了自适应环路的设计方法,使得系统受工艺、温度和电压的影响非常小,而且锁定范围更大。可以广泛应用于时钟发生器以及通信系统。芯片采用SMIC标准低漏电55 nm CMOS工艺制造,测试均方抖动为3.8 ps,峰-峰值抖动25 ps。     

一种自偏置锁相环结构的分析

介绍了一种自偏置结构形式的锁相环设计方法,在一定程度上可以对锁相频率源输出信号质量进行改善,提升产品性能,简化设计。在没有增加额外环外混频频率信号的情况下,对改进后的锁相环电路进行测试,其相位噪声指标提高约10 dB,具有较大的工程应用优势。     

三阶电荷泵锁相环的稳定性分析

通过分析三阶电荷泵锁相环的开环传输函数来确定系统的稳定性条件。得出了系统的稳定性主要与二阶滤波器两电容的比值、系统的衰减因子以及系统的零点分布有关。并计算出在不产生过冲的情况下这些值的范围。实际上本分析方法也可以用来分析二阶电荷泵锁相环的稳定性,这只需要假定二阶滤波器中的旁路电容为零即可。     

自偏置锁相环结构及其稳定性条件分析

给出了基于自偏置技术的电荷泵锁相环电路,压控振荡器的工作频率动态地建立了电路内部所有的偏置电压和电流,从而实现了固定衰减因子,固定环路带宽与工作频率之比,这二者由电容的比率决定,极大地实现了电路设计的工艺无关性,同时也得到了小的相位抖动,最后,对这种锁相环的稳定性进行了一定的分析。     

自适应带宽锁相环建模分析与验证

基于UMC 40 nm CMOS工艺,进行了自适应带宽锁相环的设计。根据自适应带宽锁相环原理和结构特点,对自适应带宽锁相环常用架构进行分析,并详细阐述自适应带宽锁相环系统模型。针对锁相环各模块引入噪声对输出信号噪声的贡献进行分析,并根据分析结果对其系统和噪声进行Matlab建模分析,最后通过测试验证了Matlab建模分析的结果。     

ADPLL数学建模与设计实现

全数字锁相环(ADPLL)与混合信号锁相环相比,具有功耗低、面积小、锁定时间短和易于移植等优点.提出了一种新的全数字锁相环结构,建立了该锁相环的系统级数学模型,通过Matlab仿真验证了系统的可行性,并用非线性理论证明了该系统的稳定性.并用建立的系统结构实现了ADPLL的电路版图,电路版图经0.13 μm工艺流片验证,实现了输入为2～25 MHz、输出为25～500 MHz的全数字锁相环电路样品.     

一种自偏置锁相环电路的分析与测试

自偏置锁相环电路结构自提出以来便受到了极大的关注,人们普遍认为其可以改善锁相环的相位噪声。为了验证这种结构能否改善传统锁相环电路的相位噪声性能,根据锁相环的基本理论设计并实现了一种可进行重新配置的锁相环电路结构,电路中的锁相环结构可以在传统锁相环、自偏置锁相环和普通偏置锁相环之间进行切换。使用信号源分析仪分别测试得到了这3种结构的相位噪声性能：自偏置锁相环的带内相位噪声比普通锁相环恶化了约6 dB,而采用普通偏置锁相环使环路等效分频比减小5的相位噪声比普通锁相环改善了约14 dB。理论与测试结果均表明,自偏置锁相环和普通锁相环相比,环路反馈回路中的分频比并没有有效降低,因此自偏置锁相环的相位噪声性能并没有得到改善。     

电荷泵锁相环的z域建模

为了对电荷泵锁相环进行更好的模拟及研究,采用采样保持器对进行电路了模拟,得出了一个新型的电荷泵锁相环z域模型。着重介绍了z域模型的推导方法。同时,给出了该模型的Matlab仿真结果,分析了其稳定性,与其他模型进行对比,得出的z域模型相比于之前的模型更容易计算与理解,也方便研究环路稳定性。     

三阶电荷泵锁相环稳定性因子的定值方法

在研究三阶电荷泵锁相环系统的相位传输模型及相位传输函数的基础上,利用一元二次不等式方程的实数根判别式,建立影响系统稳定性的参数方程,计算确定了在保证环路相位裕度大于60°条件下,三阶电荷泵锁相环路稳定性因子(二阶滤波比率m、系统衰减因子ζ)及二阶滤波电容C1、C2的取值方法,并给出了稳定性因子及C1、C2在一定范围内的...     

一种基于自偏置技术的低抖动锁相环

设计了一种环路带宽与输入频率的比值固定的自偏置锁相环。对VCO延迟单元进行改进,降低了抖动。采用SMIC 65 nm CMOS工艺,在1.2 V的工作电压下对锁相环进行仿真,输出频率范围为0.5~3.125 GHz。仿真结果表明,在输出频率1.875 GHz处的峰峰值抖动为8.7 ps,电路的核心功耗为45 mW,相位噪声为-79.7 dBc/Hz。     

锁相环稳定性判定方法与分析

稳定性是系统工作的前提,本文分析了系统稳定的条件,并通过两种方法对锁相环的稳定性进行了对照分析,得出了具有借鉴性的结论。     

锁相环稳定性判定方法与分析

稳定性是系统工作的前提,本文分析了系统稳定的条件,并通过两种方法对锁相环的稳定性进行了对照分析,得出了具有借鉴性的结论。     

一种基于自偏置技术的低功耗锁相环设计

采用TSMC 0.13 μm CMOS工艺,设计并实现了一种低功耗、具有固定的环路带宽与工作频率之比,以及良好相位噪声性能的自偏置锁相环(PLL)芯片电路。仿真结果表明,该PLL电路工作频率范围为200~800 MHz,在480 MHz输出频率的相位噪声为-108 dBc@1 MHz,1.2 V电源供电下消耗功耗2 mW。芯片核心电路面积仅为0.15 mm²,非常适合应用于系统集成。     

三阶电荷泵锁相环锁定时间的研究

对三阶电荷泵锁相环 ( CPPLL)的锁定时间与环路参数之间的关系进行了深入研究 ,提出了一种计算电荷泵锁相环锁定时间的新方法 ,并给出了锁定时间的计算公式。通过行为级模型验证 ,说明该公式可以快速准确地得到三阶电荷泵锁相环的锁定时间 ,并且很直观地反映出锁定时间与环路参数之间的关系。非常适合于电荷泵锁相环 ( CPPLL)的系统级设计和前期验证。     

锁相环的建模仿真与测量

介绍了一种锁相环的仿真模型，并对仿真与测试结果作了比较。在此基础上，将三阶以上的锁相环近似等效为理想的二阶锁相环，运用仿真模型计算出环路的固有频率和阻尼系数。     

用于载波跟踪的数字三阶锁相环

本文提出了一种用来测量弹星多卜勒频率的数字三阶载波跟踪环,f_d可直接从环路数控振荡器DCO中提取,环路由计算机进行频率预置、引导,并具有判错锁,防错锁功能。实验证明环路性能良好,工作可靠。