基于CPLD和FIFO的多通道高速数据采集系统的研究

介绍了一种基于CPLD(复杂可编程逻辑器件)和FIFO(先入先出存储器)的多通道高速A/D数据采集系统的设计方法，并给出了这种数据采集方法的硬件原理电路和主要的软件设计思路。采用该设计方法所设计的数据采集系统不但可以实现高速采集多通道的数据，而又还可以扩展模拟量的输入通道数。     

单ADC多通道同步等间隔数据采集的高速时序逻辑实现

文章给出了一种基于单ADC多通道系统结构的数据采集高速实现方法，通过设计一套高速时序控制逻辑，实现了多个信号同步精确等间隔高速数据采集，能最大限度地发挥数据采集硬件的效果，系统有效较高的性价比。     

基于FPGA的高速数据采集卡的设计

介绍一种采用USB2．0接口与PC机进行数据传输的高速数据采集卡的设计。给出了硬件的基本结构和软件固件设计的基本方法,并对用FPGA设计FIFO做了重点阐述,同时对使用异步并行A／D转换与使用采样率为444～440MS／s的ADC器件的采样数据在FIFO内的数据传输进行了时序仿真,并分析了仿真结果。     

一种高速数据采集系统的设计

文章主要介绍了应用高性能AVR单片机和USB协议的高速数据采集通信接口。系统采用AT_Mega128单片机、高速FIFO芯片IDT72V2113、数据采集ADS5422和Cypress AN2131接口芯片设计了一个高速数据采集处理通信硬件系统。给出了USB驱动程序和固件程序的开发流程。该系统可叛实现高速数据采集和实时处理,在瞬态信号检测、软件无线电等领域有着广泛的应用前景。     

基于FPGA的高速大容量异步FIFO的实现

为了实现测试光纤陀螺仪的大量的数据采集,提出了一种基于FPGA的高速大容量异步FIFO控制器的实现方法,分析了所用SDRAM的特点和工作流程,设计出了实现这种控制器的方法。最后给出了SDRAM控制器的写数据仿真结果图。此设计基本满足了测试光纤陀螺仪数据采集和数据存储的要求。设计中采用SDRAM作为FIFO缓冲器,利用FPGA实现对SDRAM的控制。这种方法通用性好且成本低,可以应用在任何一种有大容量数据缓冲要求的系统中。     

一种用于CCD器件的高速数据采集系统的设计及编程

介绍了一种满足CCD信号采集要求的高速数据采集系统的设计,本设计用FIFO存储器作缓存器,从而无需复杂的控制电路和地址发生器。同时介绍了在Windows环境下对高速数据采集系统进行编程的方法。     

视音频延时器用大容量FIFO的设计

介绍视音频延时器用大容量FIFO的设计,大容量FIFO的设计采用了SDRAM代替双口RAM,并采用FPGA设计双口SDRAM控制器.该FIFO也可用作高速数据采集系统的数据缓冲.     

基于ARM和CPLD的高速高精度数据采集系统设计

基于CPLD和FIFO,本文设计了一种以S3C2440为控制器,结合高速模数转化器ADS7891、先进先出缓冲器芯片IDT7205构成的高速高精度数据采集系统。设计中主要体现CPLD采集控制逻辑的精确时序配合和FIFO的缓存,使FIFO能够在A/D与ARM之间充当媒介,较好的完成数据传输。     

基于FPGA的高速FIFO电路设计

给出异步FIFO电路在高速数据采集系统中的应用,由FPGA生成独立时钟域的FIFO缓存器,采用FIFO的可编程设置参数启动数据传输,根据读写时钟频率异同的传输要求和FIFO的特性,采用一套控制电路,解决了可变速率数据缓存和固定时钟传输的问题。     

基于FPGA的高速数据采集系统的实现与性能分析

为了满足信号处理中数据采集系统的高速及高精度的要求,设计了一个利用高精度的16bit AD9262、FIFO以及FPGA实现的高速数据采集系统。通过FPGA控制高速A/D转换和FIFO的读写,并由CPCI总线将数据传输至上位机,然后利用Matlab平台及FFT算法对采集系统的A/D转换器进行动态参数分析,实验数据表明AD的各项动态参数达到设计要求,从而验证了该高速数据采集系统设计的合理性。     

基于USB3.0接口的高速数据传输系统设计

针对目前存储测试系统中存有的数据传输慢,经常出现错误的显著问题,设计基于USB 3.0接口的高速数据传输系统。该设计以FPGA作为主控芯片,采用负延迟与乒乓缓存的方式将A/D转换的数据高速缓存到DDR2 SDRAM中。设计了GPIFⅡ通用可编程接口和手动DMA通道,实现了USB 3.0同步从FIFO模式的高速数据传输。系统分析测试和实验结果表明,该系统实现了数据的高速可靠传输,能有效解决大容量数据采集后的数据高速传输问题。     

24位A/D转换器CS5381及其在高速高精度数据采集系统中的应用

CS5381中Cirrus Logic公司生产的120dB、192kHz高性能立体声24位∑-△A／D变换器，文中介绍TCS5381的性能特点及其在高速高精度采集系统中的应用，给出了由两片CS5381和DSP、FPGA及FIFO存储器构成的四通道并行数据采集系统的设计方法和测试结果，该系统在混场源电磁法接收机中已经得到了很好的应用。     

一种基于DSP的高速数据采集系统的设计与实现

研究了一种以数字信号处理器(DSP)为核心的高速多通道数据采集系统，详细讨论了该数据系统的结构与软、硬件实现，分析了计算机并口处于EPP模式下和DSP进行通讯的原理，设计了在EPP模式下采用FIFO实现高速数据传输的电路，并论述了数据采集软件开发中的若干关键技术。现场运行表明，该数据采集系统具有速度快、控制方便、可靠性高等优点。     

基于AD9238的高速高精度ADC采集系统

介绍了ADI公司的高速AD芯片AD9238和TI公司的高速FIFO芯片SN74V245的主要特性和工作原理.详细说明了利用MCU芯片AN2131Q来控制AD和FIFO芯片以构成高速、高精度数据采集系统的具体实现方法,并对其采样结果进行了分析.     

模拟器中基于Slave FIFO模式USB数传系统设计

在模拟器的设计中,为了使数据能够快速有效地在模拟器的各个模块之间进行高速传递,提出了一种同步Slave FIFO模式高速USB数据传输设计方法,并完成了系统的软硬件设计。系统以FPGA作为核心逻辑控制单元,优化设计有限状态机实现同步Slave FIFO接口协议,设计了芯片固件程序,实现系统在线自动升级加载功能。实际测试表明,本系统数据传输能力平均可达40 MB/s,本系统设计可扩展性好,易于修改和移植,能降低模拟器成本。     

基于千兆以太网的机载雷达数据采集系统设计

针对高速机载雷达数据传输的实际需求,设计了一种基于千兆以太网的高速机载雷达数据采集系统。系统以现场可编程门阵列(FPGA)为控制中心,采用FPGA 内部的两片高速FIFO 实现对高速雷达数据无缝缓存与传输。同时,采用FPGA 内部的千兆以太网MAC 控制器将FIFO 中的数据读取及处理,最终,通过RJ-45 接口将数据上传到上位机。地面测试结果表明:系统能够对传输速率为360 Mb/ s 高速串行雷达数据进行采集,并上传到上位机,验证了基于千兆以太网的高速机载雷达数据采集系统设计的可靠性与稳定性。     

线阵CCD高速数据采集与实时处理系统

介绍了一种新型的线阵CCD高速数据采集与实时处理系统,其由高速ADC、高速缓存FIFO、比较器模块和数字信号处理器(DSP)构成,数据的存储和读取都由特殊设计的比较器模块启动,比较器的阈值自适应可调,使得FIFO只存储CCD输出的有效像元信号,从而减轻了DSP数据处理的负担,可实现实时处理。详细描述了系统工作原理、硬件电路及其控制逻辑和数据处理算法。本系统用于高速位移测量,实验表明,数据采集速率可达20MHz,最快响应时间为0.1ms,实时处理的效果较好。     

异步FIFO和PLL在高速雷达数据采集系统中的应用

将异步FIFO和锁相环应用到高速雷达数据采集系统中用来缓存A/D转换的高速采样数据,解决嵌入式实时教据采集系统中,高速采集数据量大,而处理器处理速度有限的矛盾,提高系统的可靠性.根据FPGA内部资源的特点,将FIFO和锁相环设计在一块芯片上.因为未使用外挂FIFO和PLL器件,使得板卡设计结构简单,并减少硬件板卡的干扰.由于锁相环的使用,使得整个采集系统时钟管理方便.异步FIFO构成的高速缓存具有一定通用性,方便系统进行升级维护.     

多路数据采集系统中FIFO的设计

首先介绍了多路数据采集系统的总体设计、 FIFO芯片IDT7202.然后分别分析了FIFO与CPLD、AD接口的设计方法.由16位模数转换芯片AD976完成模拟量至位数字量的转换,由ATERA公司的可编程逻辑器件EPM7256A完成对数据的缓存和传输的各种时序控制以及开关量采样时序、路数判别.采用FIFO器件作为高速A/D与DSP处理器间的数据缓冲,有效地提高了处理器的工作效率.     

基于FIFO的高速高精度数据采集技术研究

为了满足数据采集的高速高精度要求,采用FIFO CPLD的结构,实现了采集控制逻辑的精确时序配合,使高速数据采集和数据传输能够同时进行且整个过程无需CPU干预.应用该技术设计了高速高精度数据采集卡,并进行了实际采集精度和采集速率方面的性能测试.结果表明,该卡采集精度达到±1 mV,最大采集速度200 ksps.