多场极板LEDMOS表面电场和导通电阻研究

研究了常规LEDM O S,带有两块多晶硅场极板LEDM O S以及带有两块多晶硅场极板和一块铝场极板的LEDM O S表面电场分布情况,重点研究了多块场极板在不同的外加电压下,三种LEDM O S的表面峰值电场和导通电阻的变化情况。模拟结果和流水实验结果都表明:多块场极板是提高LEDM O S击穿电压的一种有效方法,而且场极板对导通电阻的影响很小。研究结果还表明:由于金属铝引线下面的氧化层很厚,所以铝引线几乎不会影响到LEDM O S的击穿特性。     

基于恒流源的增强型GaN动态导通电阻特性研究

动态导通电阻现象会导致GaN器件导通电阻增加,不仅会增大器件通态损耗,还会使器件温升更加显著,是限制GaN器件在高频度变换器中应用的重要因素之一。针对该现象,设计一种基于高速脉冲恒流源的动态导通电阻测试平台,并利用该平台分析了两款不同电压等级器件的导通电阻对断态电压应力、断态电压持续时间以及环境温度的影响。研究结果表明：当断态电压应力增大到两款器件各自额定电压的60%,两款器件的导通电阻分别较各自的标称值变化了15%和25%;断态电压持续时间增至100 s,两款器件的导通电阻分别较各自标称值变化了40%和81%;随着环境温度增大到125℃,两款器件的导通电阻分别较各自的标称值变化了102%和105%。GaN器件动态导通电阻现象较为显著,因此有必要在设计变换器时慎重地考虑GaN器件的工况,以保证在符合系统指标的前提下降低动态导通电阻的影响,从而提高GaN器件的效率。     

CoolMOS导通电阻分析及与VDMOS的比较

为了克服传统功率MOS导通电阻与击穿电压之间的矛盾,提出了一种新的理想器件结构,称为超级结器件或CoolMOS,CoolMOS由一系列的P型和N型半导体薄层交替排列组成.在截止态时,由于p型和n型层中的耗尽区电场产生相互补偿效应,使p型和n型层的掺杂浓度可以做的很高而不会引起器件击穿电压的下降.导通时,这种高浓度的掺杂使器件的导通电阻明显降低.由于CoolMOS的这种独特器件结构,使它的电性能优于传统功率MOS.本文对CoolMOS导通电阻与击穿电压关系的理论计算表明,对CoolMOS横向器件:Ron·A=C·V2B,对纵向器件:Ron·A=C·VB,与纵向DMOS导通电阻与击穿电压之间Ron·A=C·V2.5B的关系相比,CoolMOS的导通电阻降低了约两个数量级.     

一种超低比导通电阻的L型栅漏极LDMOS

提出了一种具有超低比导通电阻的L型栅漏极LDMOS器件。该器件在两个氧化槽中分别制作L型多晶硅槽栅。漏极n型重掺杂区向下延伸,与衬底表面重掺杂的n型埋层相接形成L型漏极。L型栅极不仅可以降低导通电阻,还具有纵向栅场板的特性,可有效改善表面电场分布,提高击穿电压。L型漏极为电流提供了低阻通路,降低了导通电阻。另外,氧化槽折叠漂移区使得在相同耐压下元胞尺寸及导通电阻减小。二维数值模拟软件分析表明,在漂移区长度为0.9 μm时,器件耐压达到83 V,比导通电阻仅为0.13 mΩ·cm²。     

具有超低导通电阻的AC-DC同步整流MOSFET

国际整流器公司(Intemational Rectifier，简称IR)近日发布了一组电压为75V和100V，专用于AC-DC同步整流和Oring电路的MOSFET。这批新器件具备超低导通电阻(例如，IRFB4310[100V]Rcsicn)=7mOhm；IRFB3207[75V]Rcsyoiy；45mOhm)，能极大优化笔记本电脑、LCD适配器和服务器等应用中AC-DC SMPS的效率和功率密度。     

VDMOS的导通电阻模型

导通电阻是衡量VDMOS器件性能的重要参数之一,是高开关效率,低功耗VDMOS器件的主要设计指标.从VDMOS器件物理结构出发,利用半导体基本物理方程,如泊松方程,提出了一种建立精确导通电阻模型的方法.采用弧形边界对颈区电阻进行建模;通过考察载流子运动规律,求解泊松方程,结合器件结构与边界条件建立外延层模型.该方法物理概念清晰,规避了经验参数,考虑了器件结构参数对导通电阻的影响.该模型与MEDICI模拟结果相比较有良好的一致性.     

Vishay Siliconix的双芯片P沟道器件刷新业内最低导通电阻纪录

日前,Vishay Intertechnology,Inc.推出新款双芯片20 V P沟道第三代TrenchFET~(?)功率MOSFET——SiA923EDJ。新器件采用2 mm×2 mm占位面积的热增强型PowerPAK~(?)SC-70封装,具有8 V栅源电压和迄今为止双芯片P沟道器件所能达到的最低导通电阻。新的SiA923EDJ可用于DC-DC转换器,以及智能手机、MP3播放器、平板电     

700 V超低比导通电阻的LDMOS器件

LDMOS器件广泛应用于高压集成电路芯片中,由于常作为功率开关来使用,其主要的性能指标为击穿电压(VB)与比导通电阻(RON,sp).然而,VB与RON,sp均强烈受制于漂移区长度及掺杂浓度,因此存在固有的矛盾关系.Triple RESURF技术被广泛使用于优化器件VB与RON,sp之间的矛盾关系.基于传统Triple...     

条形栅VUMOSFET特征导通电阻的物理模型

以低压条形VUMOSFET单胞为例,系统分析VUMOSFET特征导通电阻(R_(on))的各个构成部分.重点定性分析了特征导通电阻与器件的横向和纵向结构参数的关系.通过分析和仿真计算,得出条形VUMOSFET单胞设计的优化原则,并给出具体解析表达式.     

使用MOSFET管不同参数影响研究

总结MOSFET管分类及特点及MOSFET管的温度对开启电压,导通电阻,漏源极电压,漏电流,雪崩能量等参数的影响。     

Vishay Siliconix推出具有低导通电阻的新型P通道MOSFET

<正>Vishay宣布发布其新型p通道TrenchFET第三代技术的首款器件——Si7137DP,该20Vp通道MOSFET采用SO-8封装,具备业内最低的导通电阻。     

基于浮动源的氮化镓器件导通电阻测试技术研究

首先,介绍了氮化镓器件的基本特征,以一款氮化镓功率器件为例,介绍了其基本结构、应用场景和关键参数,并研究了其导通电阻的测试;其次,介绍了浮动源的特点,研究了使用浮动源测试氮化镓器件导通电阻的方法,在测试方案的软件、硬件设计上提出了一些建议;然后,将所提出的测试方案运用于实际测试,结果表明,得到的测试数据与理论值吻合地较好,证明了测试方案的有效性;最后,对测试过程中常见的问题进行了分析,对于提高氮化镓器件导通电阻测试精度具有一定的参考价值。     

一种降低VDMOS导通电阻的新结构研究

本文提出了一种降低VDMOS导通电阻的新结构,从理论上分析了该结构在保证VDMOS器件击穿电压保持不变的前提下,可以降低VDMOS的比导通电阻约22%,同时该新结构仅需要在原VDMOS器件版图的基础上增加一个埋层,工艺可加工性较强。把该结构用于一款200V耐压的N沟道VDMOS器件的仿真分析,器件元胞的比导通电阻降低了23%,采用三次外延四次埋层的制作方式,器件的比导通电阻可以降低33%,该新结构在条栅VDMOS研制方面具有广阔的应用前景。     

超低导通电阻MOSFET

SiR640DP和SiR662DP是40V和60VN沟道TrenchFET功率MOSFET,两款器件采用SO-8或PowerPAK SO-8封装,具有极低的导通电阻,以及极低的导通电阻与栅极电荷乘积（FOM,优值系数）。     

一种计算集成VDMOS管导通电阻的3D解析模型

功率集成电路要在同一块芯片上集成功率器件和低压电路。由于集成VDMOS器件的漏极也要从芯片表面引出,与常规的VDMOS器件相比其导通电阻计算有很大的差别。文中针对三维立体结构中器件的源胞个数和排列以及芯片表面漏极布局的不同,给出了一种新的3D解析模型,可有效地计算集成VDMOS的导通电阻值,并可预测限定面积下达到最小有效导通电阻值所需要的源胞个数和排列布局。     

高压LDMOS导通电阻的高温特性分析

本文提出了高压LDMOS的高温等效电路,讨论了LDMOS泄漏电流及本征参数在25℃~300℃范围内随温度变化规律.根据本文分析:源漏pn结的反向泄漏电流决定了LDMOS的高温极限温度;导通电阻与温度的关系是(T/T₁)^y(y为1.5~2.5).     

Vishay推出最低导通电阻P沟道功率MOSFET

器件在4.5 V下导通电阻仅为34 mΩ,具有1.6 mm×1.6 mm的占位面积和不到0.8 mm的高度,可在1.2 V的电压下导通,适用于更低电压的手持式电子产品。2011年8月17日,Vishay Intertechnology,Inc.宣布,发布占位面积为1.6mm×1.6 mm、高度小于0.8 mm的新款8 V P沟道TrenchFET~(R)功率MOS-     

表面极化对阈值电压和饱和电压的影响

考虑挠曲电极化,但不考虑界面上离子选择吸附产生的极化,文章详细讨论了表面极化P_s对平行向列液晶盒阈值电压和饱和电压的影响。文章由自由能的角度推导得到指向矢n倾角θ满足的微分方程和相应的边界条件;推导得到约化阈值电压u_(tn)和约化饱和电压u_(sat)的方程;讨论了约化表面极化强度P对约化阈值电压u_(th)和约化饱和电压u_(sat)的影响,并绘图表示,数值计算表明,表面极化对向列液晶盒的影响主要表现在界面锚定。