一种并行的定时同步环路实现研究

定时恢复是全数字接收机中的核心部分之一,其处理速度制约了整个接收机的最高处理速度。在传统Gardner定时环路的实现基础上,提出了一种适用于高速数字接收机中定时同步环路的并行控制方式。它通过采用并行处理的方法,为符号同步环路中的内插滤波器提供插值相位来实现插值功能,并且降低了定时同步环路的工作时钟。 MATLAB仿真证明这种插值滤波控制器在降低定时同步环路工作时钟频率的同时,定时恢复性能并未受到影响。     

QAM接收机的定时误差估计算法的研究

定时恢复是全数字接收机中的一项关键技术。以Gardner定时误差检测算法为基础,从理论上对算法的计算复杂度、以及整个定时恢复环路实现的难易程度对其进行分析。以64QAM为例对整个环路进行了仿真验证,该算法对载波相位不敏感,并且简单易行,适用于QAM信号的定时恢复。     

一种改进的定时误差检测算法

定时恢复环路是数字接收机同步模块的一个重要组成部分,Gardner算法以实现结构简单,不敏感于载波相位,独立于调制方式等优点作为定时误差检测算法广泛应用于数字接收机的定时恢复环路中。鉴于Gardner算法在数字接收机定时同步中的广泛应用,并通过比较Gardner算法及其改进算法的定时抖动和捕获性能,研究了一种改进的Gardner定时误差检测算法。仿真结果表明,该算法对于MPSK恒包络的调制信号定时抖动性能有很明显的改善,并且在小滚降因子下改善仍然成立,但是对于16QAM非恒包络的调制信号改善不理想。     

全数字接收机平方定时恢复环路

本文着重研究全数字接收机中定时恢复环路的设计,该环路由内插滤波器,预滤波器,平方定时误差检测,环路滤波和 定时控制单元组成,仿真结果表明,通过预滤波明显减小了定时抖动,该算法可以达到较好的性能,并由单片FPGA实现, 该芯片已成功用于QAM全数字接收机中。     

全数字接收机平方定时恢复环路

本文着重研究全数字接收机中定时恢复环路的设计．该环路由内插滤波器，预滤波器，平方定时误差检测，环路滤波和定时控制单元组成，仿真结果表明．通过预滤波明显减小了定时抖动，该算法可以达到较好的性能，井由单片FPGA实现，该芯片已成功用于QM全数字接收机中。     

音频MFSK数字解调算法设计及DSP实现

针对音频多进制数字频率调制MFSK信号的特点,设计了一种适用于全数字接收机的非相干数字解调算法。算法主要包括数字滤波、数字变频、求瞬时相位、求瞬时频率、中值滤波、抽取和定时恢复环路几部分。重点介绍MFSK多电平基带的码元定时恢复环路的设计方法,对解调中要注意的几个问题进行了强调说明。在对解调性能进行仿真的基础上,在DSP硬件平台上进行了物理实现验证。     

全数字QPSK接收机同步技术研究

时钟同步和载波同步是接收机的关键问题,传统模拟解调可靠性、稳定性差,调试复杂。介绍了1种全数字QPSK接收机的定时同步和载波同步方法,它采用最佳采样点提取以及差分相位求解的方法实现同步。同步计算全部由软件实现,设计灵活。计算机仿真结果表明,该方法是可行的,适合DSP实现。     

一种全数字QAM接收机符号定时和载波相位恢复方案

本文提出的全数字ＱＡＭ接收机同步系统的实现方案，将最大平均功率定时同步算法与最大似然载波相位恢复方法相结合，实现了符号定时的同步和载波相位的恢复，整个算法构成一个数字信号处理过程，将符号定时、载波相位和符号解调最佳问题的三维搜索分解为符号定时和载波相位最佳估计的一维搜索，在实现同步的同时也得到符号的最佳解调。算法在定时和相位估计过程中分别采用局部并行前向结构，运算速度快，不需要专门设计同步头就能用于ＴＤＡＭ突发模式。     

QPSK全数字接收机定时同步环路

将三阶立方拉格朗日多项式内插算法和Gardner定时误差检测算法应用于QPSK全数字接收机定时同步环路,并对构成环路的其他部分,环路滤波器以及数控振荡器进行分析并提出实现方法。通过仿真,证明上述算法具有良好的性能,可以很好的解决定时同步问题,并在FPGA上实现整个环路设计方案,使得数字解调的硬件实现具有良好的灵活性和可移植性。     

QAM全数字接收机载波相位恢复环路

本文着重研究全数字QAM接收机中载波恢复环路的设计，采用快慢两个数字环路来进行载波恢复，慢环路由锁频器（Frequency Detector)，锁频锁相器（Phase and Frequency Detector)等组成，快环路由相痊解旋器和锁相器（Phase Detector)组成，仿真结果表明，在AWGN条件下，两个环路的环路参数设置存在一个最佳点，当两个环路工作在这个最佳点附近时接收机能够很好的进行载波频率，相位的恢复，相位噪声对接收机性能的影响最小，最后，给出了在不同信噪比下的最佳环路参数表。     

全数字接收机码元同步的研究

在数字通信中,码元同步的目的是要在接收端确定每个码元符号的正确起止时刻。码元同步是数字通信的诸多同步中首要的问题,没有码元同步,就无法解调出所传输的数字信息。本文采用Gardner定时误差估计算法对全数字接收机的码元同步环路进行了研究和仿真分析。该同步环路由内插滤波器、Gardner定时误差检测、环路滤波器、定时NCO...     

一种用于QAM接收机的符号定时盲恢复方法

以采样信号在频率户f=1/2T处频谱取最大值为准则,提出一种用于QAM接收机的定时相位迭代估计算法.该方法用数字差分滤波对采样信号进行处理,提高了信号中的定时分量,从而加快了算法的收敛速度.仿真结果表明,该方法缩短了QAM接收机符号同步建立时间,在低信噪比情况下的性能仍良好.     

基于DDS的高速定时同步方法

定时同步是高速数据传输的关键技术也是难点问题。在对锁相环数字化设计、DDS原理结构和参数设计进行研究的基础上,提出了一种基于DDS的高速定时同步方法,对该定时同步方法的原理结构框图进行了详细的论述,对具体参数进行了设计。采用这种定时同步方法的高速解调器进行了原理实验测试,取得了满意的结果,所提出的定时同步方法对高速数据传输方案设计提供了参考。     

Gardner定时同步环路参数设计及性能分析

以数字锁相环理论为依据,对Gardner定时误差检测器反馈定时环路参数的设计进行了深入研究,基于MATLAB对一阶、二阶环路性能进行了仿真,重点分析了环路阶数和等效噪声带宽对系统性能的影响,得到了等效噪声带宽与定时同步环路性能的关系,为定时同步环路的设计提供了理论依据。     

数字调制信号接收技术

为了实现对多种数字信号的解调,设计了一种全数字接收机体制。对通用环载波同步方法及内插滤波码元同步方法进行了深入分析和设计。仿真结果表明,在误比特率为10-4时,所需Eb/N0比理论值高2 dB。基于通用环和内插定时技术的全数字接收机适用于对PSK,QAM数字调制信号的接收解调,满足数字VSLI硬件实现高集成度、小型化接收机的要求。     

时间同步系统短波校时失败分析及解决方法

针对时间同步系统短波校时失败的现象,给出了一种数模结合实现的相关自动增益控制(AGC)电路模型。短波校时接收机采用超外差接收机方案,结合短波授时的特点,找到校时失败的原因。介绍了短波授时的信号格式,分析了模拟非相关自动增益控制电路对接收机的影响——模拟的自动增益控制电路容易使传输信号的幅度和相位发生畸变,并且对输入信号的响应时间慢。最后通过分析计算,建立了数模结合的相关自动增益控制电路模型。实验测试结果表明,采用此设计的短波校时接收机能解决信号格式及信道失真引起的短波校时的不同问题,对短波校时接收机的设计具有指导作用。     

数字锁相环在位同步中的应用与实现

给出了一种适用于数字接收机的位同步数字锁相环算法.首先分析了数字锁相环的各个组成部分,详细推导了数字锁相环路中环路滤波器参数、鉴相增益等各个参数的计算公式;然后利用 Matlab分别仿真了环路对输入信号相位和频率阶跃的响应,对仿真结果进行了分析.仿真结果表明,采用数字锁相环的位同步电路对输入信号的相位和频率阶跃具有较好的跟踪性能.最后说明了在环路设计中应该注意的几个问题.     

高速数传中定时同步设计与FPGA实现

文中对适用于高速突发通信的基于数字滤波平方的定时同步算法进行了研究。通过对在高速数据传输通信中,该定时同步环路的定时误差估计模块进行并行结构实现,大幅降低了系统对于时钟的要求,且更加易于实现;将文中所提定时控制部分与其他文献中的方法做了对比,表明所用方法可以达到更好的效果。最后进行的Matlab仿真以及硬件实现,结果表明,该环路可以实现突发与非突发情况下的高速数传定时同步。