基于CCSDS标准RS码的硬件实现

CCSDS经过20多年的发展已经成为卫星通信标准。本文实现了符合CCSDS标准RS（255，223）码的硬件实现。译码器采用时域译码算法，主要包括有限域并行乘法器、BM迭代算法、钱搜索算法和Forney算法，其运算结构规则，具有一定的通用性，因此适合于VISI实现。整个设计采用FPGA实现。     

高速RS(31,15)编译码器的FPGA实现

RS码由于具有优良的纠错能力而得到广泛应用。在军事通信中常以RS(31, 15)作为首选码。本文用一片现场可编程门阵列 (FPGA)芯片实现了高速RS(31, 15)编译码器。该编译码器具有体积小、性能稳定、工作速度高等优点。     

基于FPGA的RS译码器实现

RS码以强大的纠错能力得到广泛的应用，以往的译码器的硬件实现总是很复杂，资源利用较多，译码周期也较长．文中采用Blahut算法，先用MATLAB进行了软件仿真，并验证了算法的正确性，然后用FPGA实现了RS（31，15）译码器的设计．在硬件设计中优化了原来的电路结构，减少了一个迭代周期，从而一定程度上提高了译码器的译码速度，而FPGA实现复杂度也较低．     

基于深空通信的级联码译码器实现

利用现场可编程门阵列（FPGA,Field Programmable Gate Array）实现了一种基于深空通信的级联码结构。该级联码包括内码和外码,内码是基于全并行的软判决Viterbi译码器结构,用来纠正随机错误,结合帧同步技术完成解交织,然后进行外码里德-所罗门码（RS codes,Reed-solomon codes）译码,纠正突发错误,实现级联码译码。通过实际硬件测试,在满足系统误码率要求的前提下,使用该级联码译码器能够降低发射功率或减少天线尺寸,对降低系统成本及提高系统性能具有非常重要的作用。     

基于级联码的信道编译码设计与FPGA实现

介绍了RS(255,223)码级联卷积(4,3,3)码编译码器的实现,对于编码和译码端不同的结构特点.分别采用并行和串行结构实现.其中RS译码采用欧几里德算法,卷积译码采用维特比算法.同时给出了该编译码器的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

基于FPGA的RS译码器的设计与实现

针对Reed-Solomon（RS）码译码过程复杂、译码速度慢和专用译码器价格高等问题,以联合信息分发系统终端J系列报文信息位采用的RS（31,15）码为例,介绍了基于改进的无求逆运算的Berlekamp-Massey（BM）迭代算法的RS译码原理,采用Verilog硬件描述语言对译码器中各个子模块进行了设计,并基于现场可编程门阵列平台,在QuartusII6.0环境下进行了仿真,验证了RS译码器的纠错能力,实现了参数化与模块化的RS译码器设计。     

基于FPGA的SFBC码译码算法实现

在分析空频分组码（SFBC）编译码算法的基础上,重点研究了译码算法的工程实现方法。为解决SFBC码译码器现场可编程门阵列（FPGA）实现时的复杂性高、占用资源多的问题,提出了一种基于FPGA的优化译码器结构和实现方案,有效减少了资源占有量,提高了处理速度,并在Xilinx的xc4vlx80芯片上实现了SFBC码译码器,通过时序仿真结果验证了译码结构的有效性和实用性。     

一种RS码译码器的硬件实现方法

提出了一种RS系统码译码器的硬件实现结构。译码器采用时域译码算法,主要包括有限域并行乘法器、BM迭代算法、适合于缩短码的钱氏搜索算法、错误值计算的硬件电路,其运算结构规则,具有一定的通用性,因此适合于VLSI实现。     

基于FPGA的RS码译码器的设计

介绍了符合CCSDS标准的RS(255,223)码译码器的硬件实现结构。译码器采用8位并行时域译码算法,主要包括了修正后的无逆BM迭代译码算法,钱搜索算法和Forney算法。采用了三级流水线结构实现,减小了译码器的时延,提高了译码的速率,使用了VHDL语言完成译码器的设计与实现。测试表明,该译码器性能优良,适用于高速通信。     

DVB-C系统中RS译码器的设计

在对DVB-C系统信道外码的Matlab仿真的基础上,介绍了RS译码器各部分的实现结构,设计了一种用于DVB-C系统的RS译码器.基于改进的Euclidean算法,并用三级流水线结构实现以提高吞吐率,在FPGA中验证了设计的可行性与可靠性.     

面积优化的RS(255,239)高速译码器的设计与实现

针对基于改进型欧几里德(Modified Euclidean,ME)算法的RS码译码器所存在的不足,提出一种面积优化的欧几里德算法的FPGA实现方案.该方案充分利用改进型欧几里德模块的空闲资源,采用复用的方法将原先的2t个PE模块减少为t个.文章将该面积优化的欧几里德模块应用到RS(255,239)译码器的设计和实现中,以达到减少芯片面积,降低成本的目的.经过仿真和测试,基于此设计的高速并行RS译码器在正确实现译码功能的同时,可以大幅减少硬件资源的占用率,且其吞吐量达到6.4Gbps.     

变参数RS译码器IP核的实现

设计出一种码长可以变化的RS码译码器IP核电路,可进行RS(15,5)、RS(15,7)、RS(15,9)以及RS(15,11)的译码。译码器电路使用BM迭代译码算法,并在硬件电路中加以改进,使得电路能扩充到编译纠错位数多的复杂RS码。该译码器电路尽可能多地使用可以共享的模块,降低了电路的规模。硬件电路采用V erilogHDL进行描述,并在FPGA上进行了验证,同时给出了硬件电路在逻辑分析仪上得到的结果。     

基于IEEE 802.16d的RS译码器设计与实现

Reed-Solomon(RS)码是IEEE 802.16d标准中信道编码的重要组成部分。通过对标准中RS码特点的分析,对传统的RS译码器进行改进,提出了一种适用于该标准的RS译码方法。利用循环码的性质,改进伴随式计算模块,减少延迟时间;利用RS码中已知删除位置的特点,简化删除位置多项式计算电路;通过对RS码实际应用环境的分析,减少利用迭代方法解关键方程时所需的基本单元数目。最终利用Verilog语言实现硬件电路,在FPGA上验证通过并应用于WiMAX802.16d系统。     

多码率多边类型LDPC码译码器的设计与实现

提出了一种固定码长的多码率多边LDPC码译码器,该译码器采用对校验比特信息进行间隔删余的算法实现其多码率译码,并设计了一种适合多码率多边LDPC码的部分并行译码结构。基于该结构在FPGA平台上实现了码长为640 bit,码率为0.5～0.8的多边LDPC码译码器。     

基于复数基的RS译码器的FPGA优化实现

研究了复数基表示GF(2^8)域元素时RS编译码问题，首先讨论了GF(2^8)域标准基与复数基之间的相互转换，然后提出了适合FPGA实现的基于复数基的并行乘法器和基于查询表法的求逆和除法算法。最后详细地讨论了基于复数基的RS译码器的FPGA实现原理和框图。     

多码率QC-LDPC译码器设计与实现

低密度奇偶校验码（LDPC）是目前最有效的差错控制手段之一,而其中准循环LDPC码（QC-LDPC）应用最为广泛。提出了一种通用的多码率QC-LDPC译码器设计方法,并在FPGA上完成了实现和测试。测试结果表明,该多码率译码器在资源占用不超过2种码率译码器资源之和的前提下能够有效支持至少3种码率;且工作时钟在110 MHZ时,固定迭代次数为16次,该译码器的吞吐率能保持在110 Mb/s以上。     

高级在轨系统中的RS(255,223)译码器的设计

在差错控制域中RS(255,223)码是一种性能优异的线性分组循环码,具有很强的随机错误和突发错误的纠错能力.设计中运用FPGA技术,使用Verlog HDL硬件设计语言实现高级在轨系统(AOS)中的RS译码器,着重介绍了RS译码器中改进结构的关键方程求解算法(uiBM),与目前广泛使用的无逆Berlekamp-Mas...     

TMS320F206的(31,15)RS码编译码器的传输速率研究

本文对DSP芯片TMS32 0F2 0 6实现的RS码编译码器的传输速率进行讨论 ,提出了用软仿真器simulator对RS码编译码器的传输速率进行测试的方法 ,并提供了测试的结果。     

基于TMS320C64XX和有限状态机的高速多通道RS译码器设计

RS码是一种纠错能力很强的码,广泛应用于通信、数字存储等领域中.文中提出了一种新的基于有限状态机结构的高速多通道RS译码器的设计方法,并且在TMS320C64XX系列DSP上对其进行了优化设计.测试结果表明采用采用该方法设计的RS译码器可以在单片DSP中实现高速多通道实时系统的需求.     

DTMB标准中BCH译码算法及其FPGA的实现

首先证明了DTMB标准中采用的BCH码是纠错能力为1的循环汉明码,并基于此提出了适用于该BCH码的译码算法,及其串行和并行两种FPGA实现电路。考虑到该BCH码缩短码的特性,通过修改差错检测电路,使其译码时延缩短34%。实现结果表明,译码器译码正确无误,FPGA资源占用极少。串行译码器总时延为762个时钟周期,最大工作时钟频率可达357MHz。并行译码器总时延仅为77个时钟周期,最大工作时钟频率可达276MHz。