高压VDMOSFET导通电阻的优化设计

以500 V VDMOS为例,首先分析了高压VDMOS导通电阻与电压的关系,重点讨论穿通型VDMOS的外延厚度与器件的耐压和导通电阻的关系。给出对高压VDMOS外延层厚度的优化方案,并基于理论分析在器件仿真设计软件平台上成功完成了耐压500 V、导通电阻0.85Ω的功率VDMOS器件的设计和仿真。     

功率场效应晶体管VDMOS导通电阻的优化

本文对大功率场效应晶体管VDMOS器件的导通电阻与单元结构的参数进行了研究,重点讨论了栅宽、外延层厚度和浓度与导通电阻的关系,计算出的I-V曲线随单元结构参数的不同有明显的改变,为实际研制工作提供了依据。     

高压VDMOS用外延片的外延参数设计

通过理论计算,对VDMOS器件的外延层厚度和掺杂浓度进行了优化设计,探讨用于VDMOS的外延工艺,讨论了外延层厚度和过渡区的测试方法,提出了有效外延层厚度是影响击穿电压的最关键参数,应用此参数监控外延工艺,提高了片内及批次间的击穿电压一致性.特别通过对600 V的VDMOS外延参数及其器件结果分析得出,用此参数来调整中间和边缘厚度及不同外延设备之间的参数,使同种参数下有效外延层厚度保持相当,则可以大大减少离散性和设备间变差.     

100 V N沟道VDMOS寄生电容研究

从结构上对一种N沟道VDMOS器件的寄生电容进行研究,确定了栅氧化层厚度和多晶线宽是影响VDMOS器件寄生电容的主要因素;使用TCAD工具,对栅氧化层厚度和多晶线宽的变化对各个寄生电容的影响进行半定量分析,得到栅氧化层厚度每变化1 nm,关断时间变化4.9 ns和多晶线宽每变化0.2 μm,关断时间变化2.7 ns的结论,与实际测试结果吻合较好.将该结论用于100 V/N沟道VDMOS器件关断时间的精确控制,关断时间控制精度达到±10 ns,满足VDMOS芯片制造要求.     

多晶硅部分剥离技术对抗辐照VDMOS动态特性的影响

在考虑VDMOS器件的抗辐照特性时,为了总剂量辐照加固的需求,需要减薄氧化层的厚度,然而,从VDMOS器件的开关特性考虑,希望栅氧化层厚度略大些。本文论证了在保证抗辐照特性的需求的薄氧化层条件下,采用漂移区多晶硅部分剥离技术以器件动态特性的可行性,研究了该结构对器件开启电压、击穿电压、导通电阻、寄生电容、栅电荷等参数的影响,重点研究了漂移区多晶硅窗口尺寸对于VDMOS动态特性的影响。模拟结果显示,选取合理的多晶硅尺寸,可以降低栅电荷Qg,减小了栅-漏电容Cgd,减小器件的开关损耗、提高器件的动态性能。     

700 V VDMOS设计

主要研究高压VDMOS器件的设计方法.理论分析了VDMOS结构参数与其主要性能的关系.按700V VDMOS器件击穿电压和导通电阻的设计要求给出基本的结构参数,并在此基础上通过数值模拟的方法进行优化.重点讨论外延电阻率及厚度,栅的长度和PBODY结深对VDMOS器件BV和Rdson的影响,最终得到了满足器件设计要求的最佳结构参数.同时还分析了集成电路中的VDMOS与普通分立VDMOS器件在器件结构设计上的主要差别.     

低压VDMOS金属层电阻的模拟分析

通过Dracula版图参数提取工具对某型号VDMOS金属层提取电阻模型,并对此模型进行Hspice模拟,确定了金属层厚度大于5 μm时,金属层电阻对VDMOS的导通电阻影响较小.同时提出了双层金属工艺方法,实现VDMOS金属层的全湿法腐蚀.     

8A/500V（150W）VDMOS

VDMOS的设计,讨论了其掺杂浓度以及外延层厚度和击穿电压的关系。导通电阻和并联元胞数量的关系。器件内等效电容和开关参数的关系。     

高压超结VDMOS结构设计

为改善高压功率VDMOS击穿电压和导通电阻之间的平方率关系,采用超结理论及其分析方法,结合电荷平衡理论,计算了超结VDMOS的理想结构参数,并利用仿真软件SILVACO对超结VDMOS的各个工艺参数(外延厚度,P柱掺杂剂量,阈值电压)进行了优化设计,对器件的正向导通特性和反向击穿特性进行了仿真分析。最终设计了一个击穿电压为815V,比导通电阻为23mΩ.cm2的超结VDMOS。     

界面电荷对圆柱形高kVDMOS的影响仿真研究

相比于传统VDMOS,超结耐压层结构和高k介质耐压层结构VDMOS能实现更高的击穿电压和更低的导通电阻.通过仿真软件,对3D圆柱形高k VDMOS具有、不具有界面电荷下的各种结构参数对电场分布、击穿电压和比导通电阻的影响进行了系统总结.研究和定性分析了击穿电压和比导通电阻随参数的变化趋势及其原因.对比导通电阻和击穿电压...     

A novel structure in reducing the on-resistance of a VDMOS

A novel structure of a VDMOS in reducing on-resistance is proposed.With this structure,the specific on-resistance value of the VDMOS is reduced by 22%of that of the traditional VDMOS structure as the breakdown voltage maintained the same value in theory,and there is only one additional mask in processing the new structure VDMOS,which is easily fabricated.With the TCAD tool,one 200 V N-channel VDMOS with the new structure is analyzed,and simulated results show that a specific on-resistance value will reduce by 23%,and the value by 33% will be realized when the device is fabricated in three epitaxies and four buried layers.The novel structure can be widely used in the strip-gate VDMOS area.     

一种降低VDMOS导通电阻的新结构研究

本文提出了一种降低VDMOS导通电阻的新结构,从理论上分析了该结构在保证VDMOS器件击穿电压保持不变的前提下,可以降低VDMOS的比导通电阻约22%,同时该新结构仅需要在原VDMOS器件版图的基础上增加一个埋层,工艺可加工性较强。把该结构用于一款200V耐压的N沟道VDMOS器件的仿真分析,器件元胞的比导通电阻降低了23%,采用三次外延四次埋层的制作方式,器件的比导通电阻可以降低33%,该新结构在条栅VDMOS研制方面具有广阔的应用前景。     

A new shallow trench and planar gate MOSFET structure based on VDMOS technology

This paper proposes a new shallow trench and planar gate MOSFET(TPMOS) structure based on VDMOS technology,in which the shallow trench is located at the center of the n~- drift region between the cells under a planar polysilicon gate.Compared with the conventional VDMOS,the proposed TPMOS device not only improves obviously the trade-off relation between on-resistance and breakdown voltage,and reduces the dependence of on-resistance and breakdown voltage on gate length,but also the manufacture process is compatible with that of the VDMOS without a shallow trench,thus the proposed TPMOS can offer more freedom in device design and fabrication.     

一种基于VDMOS技术的浅沟槽平面栅MOSFET新结构

本文基于VDMOS技术提出了一种浅沟槽平面栅MOSFET（TPMOS）新结构,其中浅沟槽位于VDMOS多晶硅平面栅下方n-漂移区的两元胞中央。与传统的VDMOS结构相比,新结构不仅可以显著改善器件的导通电阻(RON)和击穿电压(VBR),减小它们对栅极长度的依赖,而且除浅沟槽外,制作工艺与VDMOS完全兼容。采用TPMOS结构可为器件设计和制造提供更大的自由度。     

提高MOS功率晶体管封装可靠性技术研究

功率MOS晶体管的正向导通电阻是器件的重要指标,严重影响器件的使用可靠性。从封装材料、封装工艺等方面论述功率MOS管降低导通电阻、控制空洞、提高器件可靠性的封装技术,并通过一些实例来阐述工艺控制的效果。     

JFET区注入对大功率VDMOS击穿电压和导通电阻的影响

研究了JFET区注入对大功率VDMOS器件击穿电压和导通电阻的影响,分析讨论了JFET区注入影响击穿电压的机理,并定量给出JFET区注入对导通电阻的影响.通过器件数值模拟优化JFET区注入剂量,并根据仿真结果改进器件设计,在满足击穿电压要求的前提下导通电阻降低了8％.