从FPGA转换到门阵列

概述从FPGA或CPLD转换到门阵列是经济高效的，有时甚至只需几百个单元就能完成。这种转换设计需要什么后续技术？事实上转换到门阵列面临着电路的许多时序问题，这在FPGA设计中是不被注意的。本文论述了转换时遇到的几种由于设计不当所造成的时序问题，提出了避免这些问题的解决方案。同时对时序变化的部分原因及如何充分利用门阵列技术也进行了讨论。时序上的差异如果知道原始设计电路工作中每一步时序上的裕量，orbit半导体公司保证无论FPGA是否模拟过，都可以成功完成转换，其ATPG和结合缺省模拟分级确保了这一点。在转换完成前…     

FPGA及其设计方法

主要介绍了当前在专用集成电路(ASIC)领域中发展很快的一种半定制电路——现场可编程门阵列(FPGA)。首先简要介绍FPGA开发周期短、价格低、设计灵活等主要特点及其现场可编程的基本工艺结构,然后特别针对美国Xilinx公司的FPGA,详细介绍用FPGA软件开发系统设计实现ASIC电路的基本过程和方法。     

千万门级FPGA装箱实现及验证

装箱是FPGA工具设计流程中关键的一步,是综合、工艺映射和布局的桥梁,在很大程度上影响了电路的速度和功耗。基于千万门级FPGA xc5vlx20tff323-2器件,对XST综合工具综合后的网表进行装箱,并把装箱结果转换为XDL格式文件,使用Xilinx工具验证其正确性。     

FPGA和ASIC设计特点及应用探讨

介绍了ASIC、FPGA的设计步骤和设计流程,重点比较两者之间的设计特点和应用趋向,采用这两种不同方法完成40G高阶数字交叉连接芯片设计.通过比较表明:FPGA技术适用于小批量、产品更新快、周期短的电子产品设计,可以明显提高设计速度,缩短产品上市时间;ASIC技术适用于大批量、产品比较成熟、生命周期长的电子产品设计.ASIC的集成度和单片价格都比FPGA有优势.     

从FPGA中的ASIC单元到ASIC中的FPGA单元

过去几年中,由于半导体公司不断更新工艺技术,可编程逻辑器件的容量不断增加。以前,人们是将ASIC单元嵌入到FPGA来加速通用的功能和节省硅片面积,而现在,和人们却将FPGA插入到ASIC的工艺中,并引入分布计算能力来简化信号处理的过程。设计软件紧跟着复杂性的增加而发展,FPGA已能在卫星中承受太空辐射。     

基于FPGA的视频转换系统设计

摘要：为解决不同视频系统之间显示时序、色彩空间、帧频、分辨率等不一致的问题,设计了一种以FPGA为控制核心,DDR2 SDRAM为高速缓存的视频转换系统,该系统从图形工作站采集到DVI视频,先进入高速缓存模块,然后通过视频转换算法在FPGA内部完成色彩空间及帧频转换,最后控制硬件实现PAL视频输出,完成了由DVI视频向PAL视频的转换。经长期测试证明：该系统稳定可靠,达到设计要求。     

一种采用四/五输入可配置查找表结构和优化进位链的新型FPGA

本文提出了一种FPGA可编程逻辑单元中新型的查找表结构和进位链结构。查找表被设计为同时支持四输入和五输入的结构,可根据用户需要进行配置,且不增加使用的互连资源;在新型的进位链中针对关键路径进行了优化。最后在可配置逻辑单元中插入了新设计的可配置扫描链。该可编程逻辑单元电路采用0.13μm 1P8M 1.2/2.5/3.3V Logic CMOS工艺制造。测试结果显示可正确实现四/五输入查找表功能,且进位链传播前级进位的速度在同一工艺下较传统进位链结构提高了约3倍,同时整个可编程逻辑单元的面积较之前增大了72.5%。结果还显示,本文设计的FPGA在仅使用四输入查找表时,逻辑资源利用率高于Virtex II/Virtex 4/Virtex 5/Virtex 6/Virtex 7系列FPGA;在仅使用五输入查找表时,逻辑资源利用率高于Virtex II/Virtex 4系列FPGA。     

SMARTSTART—帮助用户成功地转向TOP—DOWN设计

消除采用TOP-DOWN设计方法的风险 采用TOP-DOWN设计可能是有风险的任务,因为其诸多的需求可能远远超出了设计方法学的变革。用户必须考虑需要何种软件,为了更好地支持该软件,需要配置哪一类硬件平台,哪一家ASIC和FPGA供应厂商能够完全支持TOP-DOWN设计过程和各种工具,为了快速转换到TOP-DOWN设计,又要到哪里去得到培训和咨     

高压微型化跳频控制电路的可靠性设计

采用ＰＮ结隔离的标准双极工艺，成功地设计了一种输出达４０伏的高压微型化跳频控制电路。在电路设计、版图设计、工艺设计运用了可靠性设计方法。采用了高压器件结构。芯片面积为５．０２４×３．８９８ｎｍ＾２。测试结果表明，该电路能达５０伏电一连续工作，输出电压范围为２４ｍＶ－４０Ｖ，总转换时间小于４μＳ。     

ASIC设计自动化最新工具—FPGA开发系统

本文介绍了ASIC设计自动化最新工具——FPGA开发系统的软、硬件支撑环境,FPGA的概况,特点和基本结构,FPGA系列器件和工作频率以及在微机FPGA开发系统上如何进行ASIC电路的设计,最后给出一个设计实例的流程。     

基于码流的软件控制FPGA故障注入系统

基于静态随机存储器的现场可编程逻辑门阵列应用于航天电子系统时,易受到单粒子翻转效应的影响,存储数据会发生损坏。为评估器件和电路在单粒子翻转效应下的可靠性,提出一种基于TCL脚本控制的故障注入系统,可在配置码流层面模拟单粒子翻转效应。介绍了该故障注入系统的实现机制和控制算法,并将该软件控制方法与传统硬件控制方法进行对比分析。设计了一种关键位故障模型,从设计网表中提取关键位的位置信息,缩小了故障注入的码流范围。在Virtex-5开发板XUPV5-LX110T上的故障注入实验表明,该故障注入系统能有效模拟单粒子翻转效应,与传统随机位故障注入相比,关键位故障注入的故障率提高了近5倍。     

Post-Placement Interconnect Entropy

We introduce the concept of post-placement interconnect entropy: the minimal number of bits required to describe a well-placed netlist, which has connection lengths distributed according to Rent's rule. The entropy is a function of the number N of cells in the netlist and the Rent exponent p. We derive an expression for the entropy per cell and show that it converges as N approaches infinity. The entropy provides an achievable lower bound on the number of configuration bits in a programmable logic device (PLD) [or field-programmable gate array (FPGA)] and a useful measure of its routing flexibility. Specific numerical values are computed for practical situations. For example, any scalable FPGA composed of 4-input lookup table cells would require 31 configuration bits per cell. We compare this to the actual number of configuration bits in a standard FPGA architecture. We generalize the bound to dimensions higher than two, and show that for any p there is an optimal dimension that minimizes the bound.     

基于FPGA实时红外图像自适应线性增强算法的实现

提出了灰度直方图统计方法,利用FPGA完成一帧图像直方图统计并且采用自适应线性增强算法完成对下一帧图像数据的转换.针对实时处理的要求, 应用现场可编程门阵列(FPGA) 构造高速图像处理器, 完成红外跟踪图像预处理的实时计算.经现场调试,代码简单,占用FPGA系统资源少,可以完成实时数据转换,结果证明是可行的.     

Grey relational clustering associated with CAPRI applied to FPGA placement

Grey relational clustering is used to minimise wire length during field programmable gate arrays (FPGA) placement and routing. The proposed Grey Relational Clustering Apply to Placement (GRAP) algorithm combines grey relational clustering and convex assigned placement for regular ICs method to construct a placement netlist, which was successfully used to solve the problem of minimising wire length in an FPGA placement. Upon calculating the grey relational grade, GRAP can rank the sequence and analyse the minimal distance in configuration logic blocks based on the grey relational sequence and combined connection-based approaches. The experimental results demonstrate that the GRAP effectively compares the Hibert, Z and Snake with bounding box (BB) cost function in the space-filling curve. The GRAP improved BB cost by 0.753%, 0.324% and 0.096% for the Hilbert, Z and Snake, respectively. This study also compares the critical path with the space-filling curve. The GRAP approach improved the critical path for Snake by 1.3% in the space-filling curve; however, the GRAP increased critical path wire by 1.38% and 0.03% over that of the Hilbert and Z of space-filling curve, respectively.     

高速多通道CCD图像数据处理与传输系统设计

针对航天光学遥感成像系统输出通道多、输出速率高的特点,提出一种高速、多通道CCD图像数据并行处理与传输系统的设计方案.该方案以FPGA为数据处理和控制核心,采用基于FPGA区域并行处理的数据处理方法,运用FPGA内部块RAM构建高速多通道CCD图像的缓冲区,在存取控制上采取区域缓存和时分复用的策略完成对高速多通道CCD...     

一种适用于门级网表的混合式静态功耗优化方法

进入深亚微米集成电路设计阶段,静态功耗所占整体功耗的比例快速增大,使之成为当前设计流程中的关键优化步骤。该文提出一种适用于门级网表的混合式静态功耗优化方法。该方法结合了整数规划和启发式算法,以减小电路时序裕量的方式换取电路静态功耗的改善。整体优化流程从一个满足时序约束的设计开始,首先利用整数规划为网表中的逻辑门单元寻找一个较低静态功耗的最优替换单元;其次结合当前所用门单元和最优替换单元的物理和电学参数,按优先级方式逐层替换电路中所有的逻辑门节点;最后利用启发式方法修复可能出现的最大延时违规情况。整体优化流程将在上述步骤中不断迭代直至无法将现有时序裕量转换为功耗的改善。针对通用测试电路的实验结果表明,采用该方法优化后电路静态功耗平均减小10%以上,最高达26%;与其它方法相比,该方法不仅大幅降低了功耗,而且避免了优化后电路最大延时的过度恶化,其最大延时违反量小于5 ps。     

基于FPGA的高速采样单元实现

介绍了一种基于FPGA的高速采样单元硬件实现,包括数据采集器周边电路设计、高速数据传输方法和设计要点、运算处理单元设计、总线控制设计和VHDL程序编写框架。将信号进行样式转换,由采样器转换并通过可编程门阵列FPGA进行处理并存储,再由系统进行控制完成整个采样单元的数据传输。     

Synthesis method for field programmable gate arrays

Logic synthesis algorithms and methods for field-programmable gate arrays (FPGAs) are reviewed. The three most popular types of FPGA architectures are considered, namely, those using logic blocks based on lookup-tables, multiplexers, and wide AND/OR arrays, respectively. The emphasis is on tools that attempt to minimize the area of the combinational logic part of a design, since little work has been done on optimizing performance or routability, or on synthesis of the sequential part of a design. The different tools surveyed are compared using a suite of benchmark designs     

A Fault Tolerant Technique for FPGAs

In this paper we present a fault tolerant (FT) technique for field programmable gate arrays (FPGAs) that is based on incrementally reconfiguring circuits and applications that have been previously placed and routed. Our technique targets both logic faults and interconnect faults, and our algorithms can be applied to either static or run-time reconfigurable FPGAs. The algorithm for reconfiguring designs in the presence of logic faults uses a matching technique. The matching technique requires no preplaced, spare logic resources and is capable of handling groups of faults. Experimental results indicate there is little or no impact on circuit performance for low numbers of reconfigured logic blocks. For interconnect faults, we present a rip-up and reroute strategy. Our strategy is based on reading back the FPGA configuration memory, so no netlist is required for rerouting around faulty resources. Experimental results indicate high incremental routability for low numbers of interconnect faults. We also lay the foundation for applying our approach to yield enhancement.