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绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题,多时钟域设计的一个难题是如何避免亚稳态的产生,异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键。本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案。用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口,它们之间不需要互相握手,只需跟接口FIFO模块进行交互就可以了,使设计变得非常简单和容易。此异步FIFO基于Altera公司的Cyclone系列实现的,采用VHDL语言设计,通过对设计进行简单的修改,即可用于各种不同的系统的设计,经过充分测试和优化,该异步FIF0运行稳定,占用FPGA内部资源也非常少。 相似文献
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绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题,多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键。本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案。用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口,它们之间不需要互相握手,只需跟接口FIFO模块进行交互就可以了,使设计变得非常简单和容易。此异步FIFO基于Altera公司的Cyclone系列实现的,采用VHDL语言设计,通过对设计进行简单的修改,即可用于各种不同的系统的设计,经过充分测试和优化,该异步FIFO运行稳定,占用FPGA内部资源也非常少。 相似文献
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异步FIFO的设计与验证 总被引:7,自引:0,他引:7
多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。 相似文献
4.
本文介绍了利用异步FIFO在跨时钟域的逻辑设计中进行异步接口的技术,介绍了利用Gray码作异步FIFO指针的方法。这些技术和方法对于异步逻辑的设计具有广泛的参考意义。 相似文献
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高速异步FIFO的设计和实现 总被引:3,自引:0,他引:3
周敏 《计算机工程与科学》2009,31(2)
本文介绍了一种新型异步FIFO的设计和ASIC实现,与传统的格雷码作异步FIFO指针的方法不同,该FIFO实现方案采用了一种移位码,在避免了亚稳态出现的同时缩短了关键路径,提高了工作频率。本设计采用Verilog硬件描述语言实现,具有良好的可移植性和设计灵活性。最后,给出了系统的综合实现结果。 相似文献
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异步FIFO的Verilog设计 总被引:1,自引:0,他引:1
卜宪宪 《计算机与数字工程》2007,38(6):191-194
介绍异步FIFO的基本结构和工作原理,分析异步FIFO的设计难点及其解决办法,在传统设计的基础上提出一种新颖的电路结构,用verilog描述并对其进行综合仿真并在FPGA上实现,得到较好的性能. 相似文献
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介绍了一种采用硬件控制的自动数据采集系统的设计方法,包括数字系统自顶向下的设计思路、VerilogHDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明:该采集系统具有很高的实用价值,极大地提高了系统的信号处理能力。 相似文献
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异步FIFO是一种先进先出电路,可以有效解决异步时钟之间的数据传递。通过分析异步FIFO设计中的难点,以降低电路中亚稳态出现的概率为主要目的,提出了一种格雷码计数器的技术,通过仿真验证,有效地实现了异步FIFO控制器的设计。该设计将大大提高工作频率和资源利用率。 相似文献
9.
介绍了FPGA在实现异步FIFO及其在跨时钟域逻辑设计中的应用,并利用Gray码作异步FIFO指针的方法。该FIFO实现方案与使用传统方案相比,避免了亚稳态的出现,性能更稳定。本设计采用Verilog硬件描述语言实现,具有良好的可移植性和设计灵活性。最后,给出了系统的仿真及综合结果。 相似文献
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FPGA异步FIFO设计中的问题与解决办法 总被引:2,自引:1,他引:1
通过分析异步FIFO的基本结构和工作原理,以降低亚稳态的出现频率、充分利用异步FIFO的内存资源为主要目的,提出一种在FPGA内部实现的异步FIFO设计方法。本文在传统设计的基础上提出一种新颖的电路结构来准确判断空/满标志位的产生,即检测加计数器的方法;并用QuartusⅡ对其进行仿真,得到了比较好的性能。 相似文献
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本文重点介绍了DDS技术的原理和实现方法。给出了生成DDS各个模块的具体方法,并且利用硬件描述语言Verilog HDL进行了相关模块的设计,然后在Quartus Ⅱ开发环境上通过了编译,最后在Modelsim中进行仿真验证,得到了需要产生的波形。 相似文献
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基于FPGA的异步FIFO设计 总被引:5,自引:0,他引:5
在现代集成电路设计中,一个系统往往包含了多个时钟,如何在异步时钟间传递数据成为一个很重要的问题,而使用异步FIFO可以有效地解决这个问题。异步FIFO是一种在电子系统中得到广泛应用的器件,文中介绍了一种基于FP-GA的异步FIFO设计方法。使用这种方法可以设计出高速、高可靠的异步FIFO。 相似文献
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介绍基于精简指令计算机技术的8位微处理器的设计与实现,主要包括指令集取指、分析、执行、回写单元的设计;以及取指、执行、回写三级流水线技术的实现。微处理器包含8个基本部件:时钟发生器、指令寄存器、累加器、算术逻辑运算单元、数据控制器、状态控制器、程序计数器、地址译码器。设计使用可综合的Verilog HDL语言描述,采用Xilinx公司最新的集成开发工具软件ISE 6.2及该公司的XC9572 Flash工艺CPLD器件和Modelsim验证实现。 相似文献
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杨杨 《电脑编程技巧与维护》2011,(14):27-29,34
为克服采用单片机或PLC来实现交通灯控制器的不足,在已有基于Verilog HDL硬件描述语言的交通灯设计的基础上,给出了一种基于Verilog HDL硬件描述语言的复杂交通指标灯设计;同时,选择XINLINX公司的FPGA芯片,采用ISE9.li开发工具进行了程序的编译与功能仿真,实现了交通灯控制器的硬件电路描述.仿... 相似文献
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读写数据宽度不同的异步FIFO设计 总被引:5,自引:0,他引:5
提出并实现了具有总线功能的异步FIFO,即写入字宽和读出字宽不同的高速异步FIFO设计。此FIFO基于Altera公司的Stratix系列FPGA实现,达到了高于200Mhz的工作频率,采用venlog语言设计,通过对设计进行简单的修改,即可应用于各种不同的系统的设计,给很多带宽不匹配的系统提供了一种简单的解决方案。 相似文献
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基于Verilog HDL的电梯系统设计 总被引:1,自引:0,他引:1
从状态机的角度,介绍了一种电梯控制器的Verilog HDL设计方法。将其嵌入到FPGA中,用于实现电梯的控制。着重介绍电梯的总体设计方案,详细描述其内部状态机的工作原理,并提供了电梯中主控制器与分控制器通信部分的Verilog源代码。给出了在Xilinx公司的ISE6.2+ModelSimXE5.6软件平台中进行EDA的综合结果与时序仿真,并遵循方向优先的原则提供3个楼层多用户的载客服务并指示电梯的运行情况。实际应用表明,该系统设计灵活,运行可靠,成本低廉,有一定的应用价值。 相似文献
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本文提出了一种用FPGA芯片实现异步FIFO的方案,重点强调了异步FIFO握手信号FULL、EMPTY的设计,并用VHDL语言给以实现。 相似文献