H.264反变换反量化器的硬件设计

针对高清电视应用,实现了面向H.264主层面CABAC解码模块输出之后的宏块残差的顺序调整、反变换和反量化操作。借助高效组织的SRAM,本设计有效地连接了残差调序和反变换反量化两个部分,硬件资源得以充分利用,较好地解决了残差调序的时间瓶颈。同时,根据帧内帧间预测情况下亮度和色度的反变换反量化的算法,通过适当变换,采用同一块电路实现了所有情况下的操作。     

一种基于H.264/AVC的视频可逆脆弱水印算法

结合H.264压缩编码标准的特性,该文提出一种新的基于H.264/AVC的视频可逆脆弱水印算法。算法先计算当前宏块预测残差块量化的离散余弦变换(DCT)系数的哈希值生成认证码,再把认证码作为水印信息嵌入到下一个相邻宏块活性最大的4′4块的最后一个非零量化DCT系数中。在解码端,通过比较认证码和提取的水印信息进行视频数据完整性的认证。实验结果表明,该算法对视频质量和码率的影响较小,并且能对认证通过的视频数据进行还原和对认证失败的视频Ⅰ帧遭篡改区域进行有效的定位。     

H．264整数DCT的FPGA实现

H.264整数DCT变换算法有助于减少计算复杂度,提高编码速度,进一步提高视频或图像的压缩效率。分析H.264整数DCT变换的快速算法及其实现原理,并提出一种用来具体实现一个4×4块的DCT变换的结构;同时给出用VHDL语言实现4×4块DCT变换的内部模块的源代码和仿真波形。仿真结果表明用该算法可快速实现一个4×4块的整数DCT变换。提出一种切实可行的用于H.264整数DCT变换的结构,该结构可完全用硬件电路快速实现;对于用FPGA实现H.264整数DCT变换做了一次实践性的尝试,对深入理解H.264整数DCT变换及其算法的具体实现具有一定的实践意义。     

用于H．264（AVC）逆量化的硬件实现结构

量化运算广泛用于各种视频压缩标准中。本文提出一种用于实现H．264(AVC)文档[1]规定的逆量化硬件实现结构，能对输入的四个参数进行并行处理，能与常用于H．264反变换的快速配合使用。该结构由两个逆量化运算电路并行组成，关键路径(critical path)最多两个加法延时，与反变换组合能实现高效处理。     

H.264中的基于全零块检测的运动搜索方法

运动搜索和变换域编码是视频编码标准H.264中运算量很大的部分,为了减少视频编码的运算量,本文根据H.264运动搜索和整数变换的特征,提出了一种H.264下的全零块检测方法。在帧间编码中,该方法在运动搜索中和变换前,对运动补偿的差值数据进行全零检测,检测的门限根据绝对误差和(SAD)和量化参数而定。在运动搜索非常准确时,就可以找到全零块,就停止搜索,可以省却后面的搜索运算和全零块的整数变换以及相应的量化运算,在基本保持H.264原有编码算法的图像质量的同时,减少了运算量,缩短了码流,提高了编码器的编码效率。     

H.264变换和量化算法研究

详细分析了H.264视频编码标准中的整数变换原理,阐述了与变换相关的量化过程.H.264标准中采用了4×4块的整数变换算法,并将尺度调整融合在量化过程中,有效地降低了编解码的运算量,且不存在反变换的匹配误差,精度更高.最后给出了变换和量化算法的软硬件实现方法.     

H.264中DCT/IDCT/Hadamard变换多时钟方式的FPGA实现

DCT/IDCT/Hadamard变换被广泛应用于多种视频编码标准中,而H.264/MPEG-4AVC作为新一代的视频压缩标准,它具有在相同图像质量下比其他视频压缩标准拥有更高的压缩率的特性[1],因此对于H.264/MPEG-4AVC中的DCT/IDCT/Hadamard变换的研究就有着十分重要的意义。对于H.264/MPEG-4AVC中变换算法进行分析,并且提出一种可用的高效的硬件实现电路结构,此电路结构能够并行计算4输入像素数据。     

一种快速去块滤波器结构

为了消除由于图象的预测,补偿,变换,量化引起得块效应,H.264/AVC标准中引入了去块滤波器.本文通过采用并行滤波,介绍了一种编解码环中快速实现去块滤波的滤波器结构,分析了该结构的滤波原理以及滤波过程中数据的存储.     

H.264中反变换反量化模块的硬件实现

对H.264标准中的IQ(反量化)/IT(反变换)部分的算法进行了分析,提出了一种可实现3种IT运算的电路结构.该电路结构包括一个统一的IT运算结构和一个4×4转置矩阵结构.在把反量化模块嵌入IT电路的数据读入模块之后,得到了一种包含了反量化和反变换的完整电路结构.     

基于FPGA的CAVLC编解码器设计与实现

H．264标准在基本档次和扩展档次中采用CAVLC熵编码，完成对变换系数残差块的编码。提出一种基于FPGA的H．264标准的CAVLC编解码器，程序代码用verilog硬件描述语言编写，并在QuartusⅡ中进行了仿真验证，可以实现对每个残差块数据的编解码并将其按照宏块光栅扫描的顺序输出到存储器，因此适合于嵌入在最终的码流中。仿真结果表明此CAVLC编解码器达到H．264标准中基本档次和扩展档次level3．0的性能要求。