极小频率分辨率的小数分频4模方案的实现

引言 稳定频率的获得借助于锁相环路。较小频率步进的获得则必须借助小数分频技术。小数分频的实现运用脉冲吞除原理,脉冲吞除的实现运用的是变模程序分频器。即对被分频信号预分频使得在高速分频器中只需采用少量ECL、TTL器件,这里的分频比是可变的,对于双模程序分频器为p/p+1,将分频信号的频率降低p倍。这里p的取值比     

一种改进的小数分频器设计方法

本文在分析整数和半整数分频以及双模前置小数分频原理的基础上,提出了一种改进的双模前置小数分频算法,并对改进算法的性能进行了分析.分析表明,采用改进算法进行任意小数分频器设计,可以在一个计数循环内达到相位平均偏差等于0,其相位抖动均方差也要远小于双模前置小数分频器,值得在实际应用中加以推广.     

低成本数字分频器设计

本文介绍了利用硬件语言VeriolgHDL实现任意分频,特别是小数分频的设计方法,并在QuartusII编程环境下,进行了仿真和调试。     

基于小数分频的锁相环设计

锁相环电路广泛应用于现阶段集成电路芯片中,由于需要较高的输出频率解析度,小数分频的锁相环得到了越来越多的关注。但是小数分频调制器会引入较大的噪声,因此如何降低系统噪声、提供高性能相位噪声的锁相环成为现阶段研究的重要课题。文章给出了基于小数分频技术的锁相环设计与噪声分析,分析了各个主要模块的设计要求与优化方法。芯片在SMIC流片制造,采用了0.13μm逻辑工艺,从样片的测试结果来看,Sigma-Delta模块的噪声得到了较好的抑制,满足了预先的设计要求。     

20～60MHz频率合成器(上)

目前在频率分割的多路通信中,都采用频率合成器来改变发射机载波频率和接收机本级振荡频率去实现通信功能。MC145157是功能比较齐全的新CMOS、LSI锁相频率合成器产品。通过改变加到参考分频器和程序分频器的分频数据获得不同的参考频率(分辨率)和诸多的输出频率。本文(上)介绍的用硬件实现的控制方法及(下)介绍的单片机实现的控制方法在现代通信系统中应用十分广泛。     

吞脉冲多位小数分频器

本文介绍了多位小数分频的基本原理,详细介绍了一种吞脉冲三位小数分频器方案。经过实验证明,此方案设计合理,具有较高的实用价值。     

宽带小步进频综的小数分频PLL解决方案

为了简化宽带小步进频率综舍器的设计方案和降低成本,提出了小数分频PLL的解决方案;分析了小数分频模式下杂散的来源;通过改变小数分频参考频率方法解决整数边界点杂散;给出了小数分频频率解析度的计算方法和环境温度变化时的数字锁定指示窗口的设置方法。实际应用表明该方案能够满足设计要求,具有低相位噪声、低成本、宽带宽的特点。     

小数分频在吞脉冲频率合成器中的实现

结合ANYO公司的LC72130的具体电路,介绍了吞脉冲与小数分频的概念。并由此推导出了吞脉冲锁相频率合成器的输出频率凡、双模前置分频器的输出频率FP和参考频率FR之间的关系式。应用此关系式提出了一种新的小数分频理论及实现电路框图,使单环锁相频率合成器的平均分频比变为小数,从而可以解决频率合成器中高鉴相频率和高分辨率之间的矛盾。     

混合小数分频的基本原理和实用电路

混合小数分频用途广泛,它不但用于电测仪表中,而且还用于频率合成器中,以及其它控制电路中。本文先介绍它的基本原理,然后重点介绍一种自行设计的数字式混合小数分频电路。     

基于FPGA的任意数值分频器的设计

介绍了基于FPGA的任意分频系数的分频器的设计,该分频器能实现分频系数和占空比均可以调节的3类分频：整数分频、小数分频和分数分频。所有分频均通过VHDL语言进行了编译并且给出了仿真图。本设计中的分频器没有竞争冒险,可移植性强,占用的FPGA资源少。本设计在Altera公司的CycloneⅡ系列EP2C35型FPGA芯片中完全可实现,结果表明设计是正确和可行的。由于分频器应用非常广泛,故本设计具有很强的实用价值。     

一种快速换频的小数分频频率合成器

本文提出一种新的频率合成器,它通过引入一种新的脉冲频率鉴频器和采用小数分频技术,使得其具有换频速度快,并不需要附加小数分频补偿电路等优点.文章给出了这种合成器的原理框图,分析了它的性能,并列出部分实验结果.     

用FPGA设计调频广播监测频率合成器

对调频广播无线电信号的监管工作中,需要用无线电干涉仪测定电台的方位.与节目内容收测工作只关心信号的振幅和频率参数不同,因为测向工作是测量信号的相位信息,所以作为本机振荡器的频率合成器需要有较高的相位噪声指标.用FPGA设计的频率合成器,采用了小数分频方式,结合FPGA内部设计的CPU软核组成调频广播监测设备.经过在广播电视监测设备中的实际应用,取得了良好的效果.     

基于Σ-Δ调制技术的小数分频锁相环的应用

介绍了基于Σ-Δ调制技术的小数分频的锁相环是怎样降低输出杂散的。正是因为基于Σ-Δ调制技术的小数分频与传统小数分频相比具有较低的输出杂散,应用前景广阔。通过实例分析说明在设计频率综合器时,采用小数分频替代整数分频,以达到改善相位噪声的目的。为了实现小步进,通常采用DDS+PLL,在对频率转换时间要求不高的情况,也可以用小数分频来替代。     

一种新型分频器的设计实现

针对现有的常用分频器的使用局限性,介绍了一种可以实现任意小数、分数分频的新型分频器。由预先设置的分频参数,通过使用一个带余数输出的除法器,计算出其商和余数,以确定两个分频器的分频系数和分频次数,通过控制两个分频器交替工作,从而实现任意分频。分析了这种新型分频器的工作原理,提出了一种简单的实现电路,并用VerilongHDL语言描述了该分频器,在FPGA上运行实现,通过仿真证明其可行性。     

基于双环系统的细步进频率合成器

针对小数分频锁相的整数边带杂散问题提出了一种基于双环系统的细步进频率合成方法。根据变参考抑制小数分频整数边带杂散的工作原理,采用一级整数分频锁相环与一级小数分频锁相环级联的方法共同构成细步进频率合成系统,通过软件算法调整第一级锁相环的N分频值和M参数,最终实现全频段杂散指标最优。结果表明,根据该方法设计的宽带（带宽为4~8 GHz）、细步进（1 kHz）的频率合成器,其实测杂散优于75 dBc,相位噪声在1 kHz处优于-96 dBc/Hz,跳频时间小于47 μs     

应用于26 GHz-41 GHz频率综合器的高速可编程分频器的设计

毫米波频率综合器中的重要模块之一高速可编程多模分频器,它主要用于对VCO的输出信号进行分频从而获得稳定的本振信号,它的性能影响整个毫米波频率综合器性能。本文设计的一种高速、低功耗、分频比可变的分频器具有非常重要的意义[1]。根据26 GHz-41 GHz硅基锁相环频率综合器的系统指标,本文基于TSMC 45nm CMOS工艺,设计实现了一种高速可编程分频器。本文采用注入锁定结构分频结构实现高速预分频,该结构可以实现在0 d Bm的输入功率下实现25 GHz-48 GHz的分频范围、最低功耗为:2.6 m W。基于脉冲吞咽计数器的可编程分频器由8/9双模分频器和可编程脉冲吞咽计数器组成。其中8/9双模分频器由同步4/5分频器和异步二分频构成,工作频率范围10 GHz-27 GHz,最低输入幅度为:300 m V,最低功耗为:1.6 m V。可编程吞咽计数器采用改进型带置数功能的TSPC D触发器,该可编程分频器的最大工作范围:25 GHz;最小功耗为:363μW。本文设计的高速可编程多模分频器,可以实现32-2 062的分频比;当工作于28 GHz时,相位噪声小于-159 dBc/Hz。动态功耗为5.2 m W。     

一种100～200MHz的小数分频锁相环

本文介绍了一种小数分频环的原理,并对100～200MHz,参考频率为100kHz、分辨率为100Hz的小数环进行了实验,证明了此方法的可行性.     

一种基于双环小数分频锁相的低杂散频综设计

为解决传统单环小数分频锁相电路存在的整数边界杂散的问题,该文设计了一种基于双环小数分频锁相的电路结构。设置两级锁相环,通过前级锁相环产生可变参考信号,进入后级小数锁相环进行频率合成,实现了宽带小步进、低杂散频综的设计,电路结构简单,可靠性高;同时也提高了宽带频率合成器在细步进模式下的杂散抑制能力,是一种实现宽带细步进频率合成的好方法。     

高速程序分频器

介绍一种高速吞脉冲程序分频器.该分频器速度高达550MHz,工作可靠,分频比为100～999,适用于数字频率合成器.     

一种新型频率合成器的实现

小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾，但是却引入了严重的相位噪声，传统的相位补偿方法由于对A／D等数字器件的要求很高并具有滞后性实现难度较大。△∑调制器对噪声具有整形的功能，因而将多阶的△∑调制器用于小数分频合成器中可以很好地解决他的相位噪声的问题，大大促进了小数分频技术的发展和应用。文章最后给出了在GHz量级上实现的这种新型小数分频合成器的应用电路，并测得良好的相噪性能。