图像边缘检测Sobel算法的FPGA仿真与实现

针对目前数字图像处理速度不足的问题,提出一种使用硬件FPGA芯片实现Sobel边缘检测的方法.由于FPGA在并行结构和流水线结构具有天然优势,通过提高算法的并行性,可以大幅提高Sobel边缘检测速度.采用模块化方式构造了串/并转换模块、数据窗口生成模块和边缘检测模块,保证了系统的扩展性.使用Verilog HDL语言编写算法程序并成功进行了仿真和实现.     

基于FPGA的嵌入式系统FLASH接口设计与实现

介绍了嵌入式系统中FPGA与FLASH接口的设计过程。利用Verilog HDL语言设计有限状态机完成对FLASH的编程操作,并在Modelsim中对设计结果进行仿真。实验证明该方法简单可靠。     

自适应有限冲激响应滤波器的FPGA实现

对于传统的固定系数滤波器,分布式算法可以利用查找表有效提高其运行速度;但是对于自适应滤波器,其系数是不断调整的,不可以直接应用分布式算法。依据分布式算法设计了一种适用于自适应滤波器的现场可编程门阵列（FPGA）实现方法,并在Xilinx公司提供的ISE软件平台上应用Verilog硬件设计语言（HDL）进行编程,利用Modelsim和Matlab软件进行了仿真。仿真结果基本一致,验证了自适应有限冲激响应滤波器的FPGA实现方法是可行的。     

dPMR标准数字对讲机呼叫控制接口的设计

基于dPMR标准,提出了一种呼叫控制层接口的设计方案.介绍了dPMR标准和呼叫控制层的信令格式;数字对讲机三种不同的工作状态并对三种工作状态对讲机的呼叫流程做了说明,基于FPGA平台,利用Verilog HDL语言,对呼叫控制层接口进行了硬件实现,并利用Modelsim进行了仿真验证.     

基于FPGA的异步串行接口设计

UART(Universal Asynchronous Receiver/Transmitter)是一种能同时支持近距离和远距离传输的异步串行接口,本文提出一种基于FPGA的UART的设计方法.UART模块的设计采用硬件描述语言Verilog HDL,采用Altera公司的Quartus II 13.0 IDE进行综合设计,并采用Modelsim SE10.1d进行仿真,实验结果表明该UART能正常进行数据的并串转换.     

一种改进LMS算法的高速FPGA实现

通过将并行处理方法引入延时 LMS ( DLMS )算法,研究了一种新的并行延时 LMS (PDLMS)算法的FPGA实现。与DLMS算法相比,PDLMS算法具有更小的延时,更高的数据吞吐率,更快的收敛速度。使用Verilog HDL语言完成了该算法在硬件上的实现,同时给出了仿真结构,仿真验证了PDLMS算法比DLMS算法在性能上更具优越性。     

一种基于Verilog HDL的OBS汇聚模块的实现方案

对光突发交换(OBS)网络的边缘节点进行了研究,给出了一种新型的OBS边缘节点汇聚模块的实现方案.与以往基于软件仿真的方法不同,该方案以FPGA芯片EP2C20Q240C8为平台,采用Verilog HDL语言编写实现.时序分析结果显示:该汇聚模块能够实现两种基本的汇聚算法(FAP和FBL),同时占用芯片资源和时延情况分析结果也能满足OBS网络的传输需求.     

32位单精度浮点乘法器的FPGA实现

采用Verilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和Wallace树结构,提高了乘法器的速度.本文使用Altera Quartus II 4.1 仿真软件,采用的器件是EPF10K100EQ240-1,对乘法器进行了波形仿真,并采用0.5 CMOS工艺进行逻辑综合.     

基于附加信号回波抵消的FPGA实现

针对基于附加信号回波抵消在硬件设计中出现的迭代误差累积导致信道估计不准确和耗费大量FPGA资源的问题,对算法进行了改进。从主径开始估计回波信道的方法,提高了信道估计精度和减少了FPGA资源消耗。然后,在FPGA平台上用硬件语言Verilog HDL对此回波抵消系统加以实现。仿真结果表明此设计在回波抵消方面具有良好的效果。     

基于FPGA的快速加法器的设计与实现

加法器是算术运算的基本单元，可以有多种实现结构，采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法，对各自性能加以分析比较，在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE5．2i软件环境下，采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证，在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。     

基于FPGA的OLED真彩色显示的实现

利用FPGA控制模块,设计了OLED真彩色动态图像驱动控制电路。介绍采用FPGA实现OLED外围控制电路和256级灰度的方法,并分析电路中模块的作用及整个电路的工作过程。电路系统采用基于Altera公司的FPGA技术进行设计,以Verilog HDL为描述语言,Modelsim仿真结果表明,该方案能够实现预定目标,实现480×RGB×640 彩色OLED 屏256 级灰度显示。     

FIR数字滤波器的FPGA实现研究

为了研究不同结构的FIR数字滤波器FPGA实现对数字多普勒接收机中FPGA器件资源消耗及其实现的滤波器的速度性能．在Xilinx ISE10．1开发平台中,采用VerilogHDL语言分别实现了FIR数字滤波器的改进的串行结构、并行结构以及DA结构。并在ModelSim仿真验证平台中仿真了实现设计。结果表明,改进串行结构的实现消耗资源少但滤波速度慢．并行结构的实现滤波速度快但消耗资源多,而DA算法的实现速度仅取决于输入数据的宽度,所以滤波速度通常较快且消耗的资源较少。     

基于Verilog HDL语言的CAN总线控制器设计及验证

在此利用Verilog HDL设计了一款CAN总线控制器,首先根据协议把整个CAN总线控制器划分为接口逻辑管理、寄存器逻辑和CAN核心模块3个模块,然后用Verilog HDL硬件描述语言设计了各个功能模块,并使用Modelsim软件对各个模块的功能进行了仿真,最后使用FPGA芯片对设计的CAN总线控制器验证,并连接了一个包含该FPGA CAN总线控制器的4节点CAN总线网络。测试结果表明所设计的CAN总线控制器能够完成设定的功能。     

USB3．0中8b／10b编解码器的设计

为了在USB3．0中实现数据的8b／10b编解码,采用了查找表法和组合逻辑相结合的方法,把8b／10b编解码分解成5b／6b编解码和3b／4b编解码,用VerilogHDL语言实现了算法的描述,并通过了Modelsim仿真,然后在FPGA上实现了具体的硬件电路。采用500MHz的时钟信号,经过测验满足了USB3．0的传输速率5Gb／s。该创新方法使用了少量逻辑,实现了8b／10b编解码器,并且满足USB3．0高速数据传输的要求。     

基于FPGA的色彩空间转换的简易实现

设计了一种在FPGA中实现色彩空间转换的简易方法。先通过左移位将转换矩阵中的小数系数转换成整数,然后用Verilog HDL例化9个加法器和9个常系数乘法器并行流水实现色彩空间转换,最终通过右移位得到正确数值。并以RGB转 YC_bC_r422.为例,利用Modelsim进行仿真,并在Xilinx FPGA硬件平台上得到了验证。     

JPEG2000中算术编码的VLSI结构设计

算术编码算法对于无损数据压缩是一种非常有效的方法,它已经被JPEG2000标准所采用.通过研究JPEG2000标准中的算术编码算法,设计了一种算术编码器的VLSI结构.该设计用Verilog语言进行了RTL级描述,然后用Modelsira对电路进行了仿真,经Quartus综合以后在FPGA上进行了验证.实验表明,在Ahera的芯片EP2C35F672C8上,该设计最高工作时钟可达63.37 MHz,可以作为IP核应用于JPEG2000图像编码芯片中.     

一种流水线ADC后台数字校准算法的实现

介绍了一种改进的流水线模数转换器(ADC)数字校准算法,该算法使用了一个低速高精确度的参考ADC,同时结合了变步长的最小均方误差(LMS)滤波器校正流水线ADC的误差,从而提高校准速度和精确度。使用Verilog HDL语言设计了这种后台数字校准算法的寄存器传输级(RTL)电路,同时采取Simulink和Modelsim联合仿真的方法对电路进行验证。验证结果表明,与固定步长的校准算法相比,改进的校准算法拥有更快的收敛速度和更高的收敛精确度。     

基于CORDIC算法的AM调制器IP核的研究与实现

根据数字通信的AM调制技术原理和CORDIC算法的工作原理,用Verilog语言设计了一种可综合的AM调制器IP核,整个系统在modelsim6.2b上编译并仿真通过,然后下载到EP3C5E144C8的FPGA芯片上,实现了预期的功能,具有较高的工程应用价值。