RapidIO高速串行总线的信号完整性仿真

采用最先进的3D电磁场仿真软件对RapidIO高速串行总线进行了板级信号完整性仿真,在前仿真中对关心的设计参数进行了有效评估,形成了可信赖的指导数据;后仿真对实际设计数据进行了验证,修正了不理想的设计参数。仿真手段彻底改变了依靠经验和反复试验的设计方法,成为高速串行传输技术中不可或缺的设计手段。     

RapidIO技术在雷达系统中的应用

随着雷达技术的快速发展,对新一代雷达系统数据传输交换技术提出了更高的要求。文中分析了几种高速串行互联技术的特点,介绍了RapidIO互联技术在雷达中的具体应用。     

RapidIO互联应用

在高速嵌入式系统中传统的总线技术已成为技术瓶颈,本文以近些年来涌现的RapidIO技术为基础,介绍RapidIO的结构体系和RapidIO在嵌入式多处理器系统互连中的实现方案,并对RapidIO总线的驱动开发的重点内容进行介绍,并对多处理器RapidIO互连系统进行测试.     

RapidIO背板信号完整性测试方法

RapidIO背板的信号完整性优劣直接影响了RapidIO总线性能.结合行业规范,分解出Ra-pidIO背板信号完整性的相关指标要求,并推导出一套完整的背板测试方法,结合一个典型的背板系统.对测试方法进行了详细的分析说明.该套测试方法切实可行,可直接应用于类似的RapidIO背板测试.     

基于TSI578的串行RapidIO交换模块设计

RapidIO互连构架是一种基于可靠性的开放式标准,可应用于连接多处理器、存储器和通用计算平台。Tundra公司的TSI578是第三代交换机芯片,可支援串行RapidIO的处理器与周边设备互连。文中简要介绍了基于TSI578芯片的RapidIO交换模块的设计原理和实现方法,并对一些关键技术进行介绍。     

关于高速PCB中多路串行RapidIO应用分析

随着新的高速芯片的应用,信号的工作频率越来越高,怎样在高速PCB中保证信号完整性设计已经成为工程设计人员必须考虑的问题.本文介绍了信号完整性基本理论,对多路串行RapidIO应用进行了信号完整性分析,重点讨论了如何在高速PCB设计中布局、布线,保证多路串行RapidIO在传输过程中的阻抗匹配及抗干扰性.     

基于EDK的高速数据收发嵌入式用户IP核设计

介绍了基于FPGA嵌入式系统的多通道高速数据收发模块的用户IP核设计。在Xilinx公司的ISE开发工具中,用FPGA器件中的硬核RocketIO及软核FIFO设计用户逻辑;使用嵌入式开发工具EDK封装成可在FPGA嵌入式系统中使用的用户自定义IP核,最后通过实际测试验证了该方法的实效性。     

RapidIO互联技术的研究与应用

嵌入式系统的快速发展,对系统间的互联要求不断提高。Rapid IO互联技术具有高速率,低时延的优点。设计了基于Rapid IO的应用系统,满足了系统高速率、低时延的数据接口要求,验证了Rapid IO互联技术的性能优点。     

基于RapidIO的双主机节点嵌入式系统互联设计

分布式并行计算的发展对嵌入式系统互联技术提出了更高的要求,RapidIO可提供芯片间、板间的高性能互联,传输效率高于PCIE和千兆以太网。文中给出了一种基于RapidIO的双主机节点嵌入式系统互联的设计方案、硬件设计及其软件实现,并对系统功能和性能进行验证。验证结果表明,该系统性能稳定、可靠,并为新一代高性能嵌入式系统互联提供了良好的解决方案。     

基于RocketIO接口的高速互连应用研究与实现

在此立足于嵌入式应用的背景,在理解RapidIO协议和Fibre Channel协议的基础上,通过对嵌入在FPGA内的RoeketIO高速串行收发器工作原理的研究,结合某信号处理接口模块的实际应用,在系统内实现RapidIO接口功能,在系统间实现FibreChannle接口功能,总结出基于RocketIO接口的高速信号完整性设计的应用特点,并进行简单的链路传输特性的测试,为高速互连系统的设计与研究提供了可靠的技术支撑。     

基于Serial RapidIO的高速实时数据采集处理系统

首先分析了传统共享型总线在高速实时数据采集处理系统中应用的局限性,介绍了新型交换式串行总线的优势。在对比当前流行的四种新型交换式高速串行总线特点的基础上,分析了采用Serial RapidIO技术架构系统的优势,设计了一个基于这一技术的高速实时数据采集处理系统。该系统具有易扩展、易升级的特点,具有较高的实际应用价值。     

Signal integrity analysis of system interconnection module of high‐density server supporting serial RapidIO

In this paper, we analyzed the signal integrity of a system interconnection module for a proposed high‐density server. The proposed server integrates several components into a chassis. Therefore, the proposed server can access multiple computing resources. To support the system interconnection, among the highly integrated computing resources, the interconnection module, which is based on Serial RapidIO, has been newly adopted and supports a bandwidth of 800 Gbps while routing 160 differential signal traces. The module was designed for two different stack‐up types on a printed circuit board. Each module was designed into 12‐ (version 1) and 14‐layer (version 2) versions with thicknesses of 1.5T and 1.8T, respectively. Version 1 has a structure with two consecutive high‐speed signal‐layers in the middle of two power planes, whereas Version 2 has a single high‐speed signal placed only in the space between two power planes. To analyze the signal integrity of the module, we probed the S‐parameters, eye‐diagrams, and crosstalk voltages. The results show that the high‐speed signal integrity of Version 2 has a better quality than Version 1, even if the signal trace length is increased.     

串行RapidlO交换技术

高性能嵌入式信号处理系统对芯片间及板间互联的带宽、成本、灵活性及可靠性的要求不断提高而传统的互联方式无法满足日益增长的性能要求。基于此背景,文中研究了当前嵌入式系统互联唯一的国际标准RapidlO的组网技术及交换原理,给出了一种基于Tsi578芯片的可重构分布式并行处理互联网络的组网方案。经验证,交换模块性能稳定,实现了动态和静态的可重构。     

基于FPGA的高速DMUX设计

介绍了基于Altera公司FPGA的高速DMUX(数据分路器)设计.通过与DMUX专用器件的比较,说明了这种实现方式的优势.     

High speed interconnect data dependent jitter analysis

This paper focuses on modeling and characterizing the data dependent jitter (DDJ) in high-speed interconnect. The analysis process is performed based on the Fourier series using the interconnect RLC model. By calculating the pattern dependent delay deviations, the DDJ is characterized. To validate the model accuracy, the analysis results have been compared against Cadence simulations. The interconnect layout optimization is also explored to minimize the DDJ.     

基于线阵CCD的降水粒子探测高速数据采集系统

针对线阵CCD图像扫描技术探测降水粒子的情况,设计了一种基于高速模数转换器(ADC)、先进先出缓存器(FIFO)和数字信号处处理器(DSP)的线阵CCD数据采集系统。能实现以该线阵CCD驱动时序最高频率16.6 MHz的数据采集,系统运行稳定;数据存储和处理循环进行,保证信号转换的稳定性和避免数据存储丢失;详细描述前端调理电路、数据采集系统的原理、硬件构成和逻辑控制模块,给出了数据处理算法设计和系统试验结果。     

基于Cadence仿真工具的高速PCB系统设计

从传输线理论人手分析由于阻抗不匹配原因引起的一系列信号完整性问题,并针对反射问题讨论了几种消除反射的端接方法,使用cadence公司的Allegro PCB si（SpecctraQuest）工具进行仿真,效果比较理想。     

基于FPGA的数据高速串行通信实现

针对FPGA在音、视频传榆中的特性,提出两种基于FPGA的数据高速串行同步传输的方法,并用Altera公司的ACEX1K系列器件完成相应编码解码的程序设计.这两种恢复同步时钟的方法与传统的锁相环方法相比,实现更简单,建立时间更短,对系统时钟要求更低.