基于PSL断言的宽带电路交换芯片验证

利用基于PSL断言的验证方法验证了宽带电路交换芯片XYDXC160的设计。该芯片单片支持64路2.488Gb/s STM-16帧结构的SDH码流的输入/输出,实现1 024×1 024 STM-1流的无阻塞电路交换。断言技术的引入,降低了验证工作的复杂度,提高了验证的速度和效率,确保了验证工作的质量。     

基于事务断言验证及SDH芯片验证平台

提出了基于事务断言验证技术,用属性说明语言(Property Specification Language,PSL)描述系统的属性,用事务进行系统的验证,通过编程语言接口机理和工具控制语言来控制验证中PSL断言的状态,使得基于PSL的断言验证可以事务的形式灵活地应用。采用该技术建立了同步数字体系(Synchronous Digitial Hierarchy,SDH)验证平台,验证了超过100万门交换芯片的功能,实践表明,该方法极大的提高了验证覆盖率和验证效率。     

PSL逻辑及验证技术研究进展与展望*

在简要介绍PSL的分层结构和语法与语义基础上,综述了PSL验证技术的应用研究现状,分析了各种方法、技术的优缺点,最后指出了PSL验证技术的未来研究展望。     

一种C程序断言的全自动静态验证方法

在软件程序中插入断言是保证软件质量的一个简单但有效的方法,人们常使用测试的方法检验程序中的断言是否满足,但测试很难保证验证的完备性。本文提出了一种可以保证完备性的全自动静态断言验证方法,其基本思想是基于程序切片符号执行程序的所有执行路径,并证明路径上的所有断言都满足。为了尽量减少符号执行的语句的数量,使用了基于反例的抽象精化方法,从一个粗略的切片标准开始迭代地符号执行一爷路径,根据验证的反例自动生成下一次迭代过程中使用的精化的切片标准。包含循环的程序可能具有无穷多条程序执行路径,提出的基于符号执行上下文不变式证明的方法可以证明由于循环导致的无穷多条路径中断言都满足,从而使得验证过程可以终止。实验表明,提出的全自动静态断言验证方法不仅可行,而且验证代价较小,具有较强的实用性。     

基于断言的形式验证方法研究与应用

随着设计规模的不断扩大和设计复杂度的不断提高。功能验证已经成为数字系统设计开发过程中的制约瓶颈。目前，利用传统的仿真方法并不能有效解决这一困境，而形式验证则是改善该状况的有效途径。本文针对形式验证中模型检验算法在工程实践中遇到的形式语言局限性和状态空间爆炸危机的问题，提出了基于断言的形式验证解决策略，并以DW8051-timer模块为例，利用该方法对它的RTL级设计进行了实际的功能验证。     

OVL断言验证库的ARINC429通讯板卡设计验证

针对由设计复杂程度不断增加造成的功能验证困难的问题,提出了OVL在ARINC429通讯板卡设计验证中的使用方法.介绍了断言开放式验证库OVL及OVL断言监视器的结构、功能、分类及参数,在此基础上设计了符合航空运输工业标准的ARINC429通讯板卡,并提出了一种新的对ARINC429通讯板卡设计时序的验证方法.实验结果表明了OVL断言验证方法在设计验证中的可行性,降低了设计验证的复杂度,增加了验证覆盖率,提高了验证效率.     

建立SDH系列芯片验证平台

针对同步数字系列(Synchronous Digital Hierarchy,SDH)芯片开发的验证平台,利用事务和断信技术,采用模块化结构设计,层次结构清楚,具有良好的可重用性．用该测试平台验证了设计的超百万门的SDH成帧芯片的功能．实践表明,该验证平台极大地提高了SDH系列芯片功能验证的效率。     

面向处理器功能验证的硬件化SystemVerilog断言设计

功能验证在处理器芯片开发流程中所占用的时间超过70%,因此优化提升功能验证环节的效率非常必要. 软件仿真等传统验证方法提供了包括断言等多种验证机制,以提升验证的细粒度可见性和自检查能力,但是软件仿真运行速度较慢,在高效性方面有明显不足. 基于FPGA的硬件原型验证方法能极大地加速验证性能,但其调试能力较弱,虽能快速发现漏洞,但难以定位漏洞出现的具体位置和根本原因,存在有效性不足难题. 为同时解决上述功能验证有效性与高效性的问题,提出一种将不可综合的断言语言SVA（SystemVerilog Assertion）自动转换成逻辑等效但可综合的RTL电路的方法,聚焦于断言这一类对设计进行非全局建模、纵向贯穿各抽象层级的验证方式,对基于全局指令集架构（instruction set architecture, ISA）模型的验证能力进行补足. 同时,结合FPGA细粒度并行化、高度可扩展的优势,对处理器的验证过程进行硬件加速,提升了处理器的开发效率. 实现了一个端到端的硬件断言平台,集成对SVA进行硬件化的完整工具链,并统计运行在FPGA上的硬件化断言的触发和覆盖率情况. 实验表明,和软件仿真相比,所提方法能取得超过2万倍的验证效率提升.     

VHDL语言中断言语句及其综合方法研究

国内外学者普遍认为,硬件描述语言ＶＨＤＬ中断言语句是面向模拟的,其不能综合或不要综合,综合系统应忽略或不支持。本文给出了相反的论点：ＶＨＤＬ中断言语句应该综合,其中限制条件的补表达式可作为随意条件用于综合时化简。文中论述了综合断言语句的合理性,必要性和方便性,并给出了综合并行和串行断言语句的方法。     

多重覆盖率导向结合断言的FPGA验证方法研究及应用

首先介绍多重覆盖率导向结合断言的FPGA(Field Programmable Gate Array)验证方法,然后以FPGA总线仲裁器的功能验证为背景,制定了FPGA总线仲裁器模块的验证策略和验证计划,并利用多重覆盖率导向结合断言的验证方法对FPGA总线仲裁器模块进行实际验证。实验结果表明,该方法可以有效地保证验证的充分性,缩短功能验证的时间。     

5Gbps~40Gbps宽带交换软核的设计与实现

研究了5Gbps~40Gbps交换技术和IP软核的实现方法。采用多层结构、模块化的设计思想,使用Verilog硬件描述语言对40Gbps宽带交换电路进行编程,实现了一种通用的、容量可变的、可移植的宽带交换电路的IP软核,可以将其应用到SDH设备中的数字交叉连接电路中。     

基于UML的SDH网管系统的分析与设计

网络通信在当今高速发展的信息技术中占据着越来越重要的地位,作为其截体的世界上最大的通信网络——电信网的传输机制已从准同步数字序列(PDH)转向了同步数字序列(SDH)。SDH网络的各项强大的功能和优越的性能要通过先进的管理系统或管理网络才能体现出来。本文首先论述了系统的需求要点。基于统一建模语言给出了用例图描述的分析结果,并对相应的场景进行了分析;接着利用对象建模方法及其它一些主流的面向对象的技术对系统的建模进行了详细的分析与设计,包括从静态的类的结构分析和动态的类行为两方面进行了深入的研究,最后设计了系统的组件体系结构,本文的成果已在部分电信部门获得使用。     

An assertion-based verification methodology for system-level design

In this paper, we integrate an assertion-based verification methodology with our object-oriented system-level synthesis methodology to address the problem of HW/SW co-verification. In this direction a system-level assertion language is defined. The system-level assertions can be used to monitor the current state of system or flow of transactions. These assertions are automatically converted to “monitor hardware” or “monitor software” during the system-level synthesis process depending on their type and also synthesis style of their corresponding functions. The synthesized assertions are functionally equivalent to their original system-level assertions, and hence, can be reused to verify the system after HW/SW synthesis and also at run-time after system manufacturing. This way, not only system-level assertions are reused in lower-levels of abstraction, but also run-time verification of system is provided. In this paper, we describe the system-level assertion language and explain the corresponding synthesis method in our object-oriented system-level synthesis methodology; however the concept can be applied to any system-level design methodology with modifications to assertion types and synthesis method.     

存储系统功能验证方法浅析

IC日益增长的设计复杂性和在时间、代价方面的需求,使得验证工作很重要却又困难重重。传统的简单验证方法和手段已不能满足 要求,采用新的验证方法势在必行。以存储系统功能性的验证为例,介绍了目前流行的先进的验证方法.包括ABV(Assertion-based verification)和TBV(Transaction-based verification)。对ASIC芯片的一般功能验证流程也作了较为详尽的分析。     

Property specifications for workflow modelling

Previously we provided two formal behavioural semantics for the Business Process Modelling Notation (BPMN) in the process algebra CSP. By exploiting CSP’s refinement orderings, developers may formally compare their BPMN models. However, BPMN is not a specification language, and it is difficult and sometimes impossible to use it to construct behavioural properties against which other BPMN models may be verified. This paper considers a pattern-based approach to expressing behavioural properties. We describe a property specification language PL for capturing a generalisation of Dwyer et al.’s Property Specification Patterns, and present a translation from PL into a bounded, positive fragment of linear temporal logic, which can then be automatically translated into CSP for simple refinement checking. We present a detailed example studying the behavioural properties of an airline ticket reservation business process. Using the same example we also describe some recent results on expressing behavioural compatibility within our semantic models. These results lead to a compositional approach for ensuring deadlock freedom of interacting business processes.     

面向soc芯片的跨时钟域设计和验证

随着高性能、低功耗芯片的发展,多时钟域和跨时钟域(Clock Domain Crossing, CDC)设计越来越多,CDC设计和验证越来越重要。阐述了5种常用的同步器设计模板。验证方法提出了层次化的验证流程:结构化检查,基于断言的验证(assertion-based verification, ABV),对关键模块进行形式化验证。CI)C设计应用于研发的一款65nm工艺SOC芯片(最高主频1GHz,10个时钟域设计、多种工作模式),该芯片已流片回来。经测试,芯片的功能正确,说明设计和验证方法是完备的。     

An environment for formal verification based on symbolic computations

We present an environment for formally verifying hardware, based on symbolic computations. This includes a new concurrency model, called the combinational/sequential or C/S concurrency model which has close ties to hardware. We allow fairness constraints and describe methods for specifying them and for formally verifying in their presence. Properties are specified by either CTL formulae or edge-Rabin automata. We give algorithms, in the presence of fairness constraints, for model checking CTL or for checking that the language of our system is contained in the language of a property automation. Finally, techniques are given for hierarchical verification and for detecting errors quickly (early failure detection).