并行数字匹配滤波器的设计

介绍了匹配滤波器原理,分析了匹配滤波并行处理的算法,提出了一种适合高速处理的并行数字匹配滤波器的设计方法。使用Matlab软件进行了仿真,根据仿真结果证明了此设计方法可行。给出了利用可编程门阵列(Field-Programmable Gate Array,FPGA)实现16阶高速并行数字匹配滤波器的方案,指出了实现的要点。在系统中进行了性能测试,结果表明,采用该并行处理算法实现的数字匹配滤波器适合高速信号处理。     

一种高效数字信道化接收方法

宽带数字接收系统需要具有快速截获信号的能力，现有的商用数字信号处理器很难实时处理高速A／D变换器输出的大量数据。本文提出一种高效的结构，综合利用数字滤波器的灵活性和多相滤波的高效性，按照先抽取数据，再低通滤波、混频的顺序，较好地解决了硬件速度和高速数据流不匹配的问题。     

基于二阶采样的直扩码分多址系统伪随机码捕获方法

针对直扩码分多址系统提出了一种基于二阶采样技术和模拟匹配滤波器的数模混合型伪随机码捕获方法,详细分析了多址干扰下捕获检测量的统计特性,在此基础上推导出伪随机码捕获的检测概率和虚警概率的理论公式.该捕获方法采用二阶采样和符号交替实现中频信号的正交分解,再利用模拟匹配滤波器在模拟域计算接收信号与本地扩频码的相关值.与基于数字匹配滤波器的全数字捕获方法相比,该方法无需正交解调器和高速A/D转换器,而且具有高速、低功耗等优点.     

用四端子器件实现的一种新型直接序列扩频匹配滤波器

提出了用四端子器件实现一种新型结构的直接序列扩频匹配滤波器，根据四端子器件的特点，从结构上分析了新型匹配滤波器结构相对于传统的数字匹配滤波器结构的优越性所在，它既保留了传统数字匹配滤波器的低功耗等特点，同时又具有结构简单的特点，大大减少了器件数目，HSPICE的模拟结果及测试芯片的实验结果验证了系统结构设计的可行性。     

可变长度的数字匹配滤波器的原理与设计

数字匹配滤波器具有很强的信号处理能力，是通信系统中常用的一种部件。文中介绍可变长度的通用数字匹配滤波器的原理与设计。     

基于FPGA及PC机的级联数字抽取滤波技术

介绍了一种基于FPGA及PC机的级联数字抽取滤波技术。设计了多个数字抽取滤波器的级联匹配方法,对各级数字抽取滤波器进行了仿真。通过将FPGA与PC机紧密结合的方式,使FPGA和PC发挥各自的优势,在硬件规模不太复杂的条件下实现了高速宽带数据流大规模抽取窄带滤波的功能。     

可变长度的数字匹配滤波器的原理与设计

数字匹配滤波器具有很强的信号自理能力，是通信系统中常用的一种部件。文中介绍可变长度的通用数字匹配滤波器的原理与设计。     

数字差动匹配滤波器技术在PN码捕获系统中的应用

重点介绍了数字差动匹配滤波器(DDMF)的结构和原理，提出了一种采用DDMF进行PN捕获的方案。研究结果表明：此方案能实现快速捕获，与传统的数字匹配滤波器(CDMF)相比能节约硬件资源。     

高动态扩频接收机中数字匹配滤波器的FPGA设计

本文介绍了一种高动态扩频数字接收机中数字匹配滤波器的原理和其基于FPGA的实现方法。改进的数字匹配滤波器的资源消耗仅为折叠匹配滤波器的一半,本文提出的方法适用于高动态环境下扩频信号的长伪码快速捕获。     

一种用时域方法实现的高速数字脉冲压缩器

本文介绍了一种在时域上用FIR滤波器实现高速数字脉冲压缩器的方案设计,并给出了该数字脉冲压缩器对小时带积截断高斯窗非线性调频(NLFM)信号进行修正型匹配滤波处理的性能实测结果.     

扩频数字接收机匹配滤波器的设计与实现

介绍了扩频数字接收机中利用匹配滤波器捕获伪码的原理。就某型号接收机对匹配滤波器的原理进行了理论分析．给出了在FPGA中匹配滤波器的软、硬件设计与算法实现。通过对设计电路的实时仿真表明：该匹配滤波器具有设计合理、捕获精度高、使用灵活方便等特点，可应用于其他扩频系统的数字接收机中。     

扩频接收机中数字匹配滤波器的FPGA实现

扩频接收机需要完成快速复杂的信号处理,数字匹配滤波器能方便实现扩频信号的解扩处理,是扩频接收机的核心部分。利用FPGA的高速并行处理能力和全硬件实现的特点,采用VHDL与原理图相结合,完成了扩频接收机中数字匹配滤波器的软件仿真和硬件电路设计。测试结果表明,电路工作稳定可靠,提高了处理速度,减少了硬件延时。     

多通道数字接收机的设计与实现

为了解决传统模拟中频接收机相位分辨率低等缺点,提出一种基于软件无线电的中频数字接收机技术。针对雷达信号的特点提出了脉宽匹配滤波器的设计方法。采用基于多相滤波的正交变换理论,以及基于脉宽匹配的数字滤波器方法完成了一种五通道中频数字接收机的设计。接收机利用五路高速A/D变换器对输入的模拟信号进行采样,然后将采样数据送入FPGA进行处理,最终完成了每两路信号相位差的提取。实验结果表明系统具有成本低、精度高、结构简单等特点,而且具有一定的工程应用价值。     

一种用时域方法实现的调整数字脉冲压缩器

本文介绍了一种在时域上用ＦＩＲ滤波器实现高速数字脉冲压缩器的方案设计,并给出了该数字脉冲压缩器对小时带积截断高斯窗非线性调频（ＮＬＦＭ）信号进行修正型匹配滤波处理的性能实测结果。     

一种高效数字信道化接收方法

宽带数字接收系统需要具有快速截获信号的能力,现有的商用数字信号处理器很难实时处理高速A/D变换器输出的大量数据。本文提出一种高效的结构,综合利用数字滤波器的灵活性和多相滤波的高效性,按照先抽取数据,再低通滤波、混频的顺序,较好地解决了硬件速度和高速数据流不匹配的问题。     

数字匹配滤波器的EDA设计与实现

在无线电台通带内传输直扩信号时解扩是关键技术之一。提出了一种利用数字匹配滤波器进行基带解扩的方案,论述了数字匹配滤波器解扩的基本工作原理和实现方法,给出了基于EDA软件MAX＋plusⅡ设计的数字匹配滤波器芯核顶层电路,其中伪随机码为32位平衡GOLD码。对码片速率为9600chip／s的基带扩频信号解扩的仿真结果表明,该方案正确可行,并最终实现了用于基带解扩的数字匹配滤波器ASIC。     

基于FPGA的匹配滤波接收机实现技术研究

高效数字匹配滤波器设计是数字接收机中提高信噪比改善系统信号处理性能的一项关键技术。数字匹配滤波器在通信和雷达接收机中应用广泛,文中分析了匹配滤波接收机的基本原理,介绍了QPSK信号匹配滤波接收机的FPGA实现过程,并给出了基于Xilinx ISE 8.2i的Test Bench Waveform仿真结果。     

用于快速扩谱码捕锋获的数字匹配滤波器

提出了高速数字伪码匹配滤波器的几种实现方案，评估了其性能，比较了方案之间的优劣。模拟及电路综合的结果表明，文中提出的方案可以使器件工作于２５ＭＨＺ以上的速度，能满足绝大多数现有的系统的要求。     

平方根升余弦滚降数字滤波器的设计与实现

现代数字通信中广泛采用平方根升余弦滚降数字滤波器作为基带成形滤波器和匹配滤波器。介绍了平方根升余弦滚降数字滤波器的设计和优化方法，并提出了用FPGA实现其硬件电路的方案。     

匹配滤波器的多相实现

本文介绍了匹配滤波器在直接序列扩频通信系统的同步捕获中的应用，研究了数字匹配滤波器的实现方法，提出了基于多相分解的实现结构。与传统的直接实现形式和折叠滤波器等改进形式相比，多相形式具有占用资源少的优点。