基于量子进化算法的层次型SOC测试结构优化

以减少系统芯片SOC测试时间为目标,研究了层次型SOC的多层次TAM优化问题。根据嵌入式IP核的分类,将层次型SOC测试结构优化转变成了平铺型SOC测试结构优化,并建立了基于量子进化算法的数学模型。通过对群体的观测,决定IP核在测试访问机制上的分配以及当前群体中的最佳个体,实现了包含TAM-ed且wrapped的嵌入式核的层次型SOC测试结构优化。针对国际标准片上系统芯片验证表明,与GA、ILP和启发式算法相比,该算法能够获得更短的测试时间。     

用扫描链重构来提高EFDR编码的测试压缩率和降低测试功耗

为了解决系统芯片测试中日益增长的测试数据和测试功耗的问题,提出一种不影响芯片正常逻辑功能的扫描链重构算法--Run-Reduced-Reconfiguration(3R).该算法针对扩展频率导向游程(EFDR)编码来重排序扫描链和调整扫描单元极性,重新组织测试数据,减少了游程的数量.从而大人提高了EFDR编码的测试压缩率并降低测试功耗;分析了扫描链调整对布线长度带来的影响后,给出了权衡压缩率和布线长度的解决方案.在ISCAS89基准电路上的实验结果表明,使用3R算法后,测试压缩率提高了52%,测试移位功耗降低了53%.     

基于折叠方法的数据压缩方法实现

该文提出了一种基于折叠关系压缩方案,该方案是利用折叠技术,将SOC芯片中芯核的测试数据整体进行折叠关系的判断,并且能够根据是否存在折叠关系把原测试数据分为两段,在此基础之上并分别对有折叠关系的测试数据进行折叠压缩,对没有折叠关系的测试数据使用相容压缩。目前,减少测试应用时间和测试数据容量是测试领域的努力方向。该文提出的这种方法可以有效的减少存储容量和降低测试时间从而有效的降低了测试成本。与类似的纯编码压缩方法相比,如:Golomb码,统计码,基于字典的编码等压缩方法,其压缩效果更为显著。     

用于编码压缩的测试位重组算法

测试集中分布的大量短游程限制了经典编码压缩方案的压缩效率。针对该问题,提出一种测试位重组算法,采用一种贪婪方案把某一种电平集中到测试模式的一端,从而减少短游程。实验结果表明,与使用优化差分算法的经典压缩方案相比,使用该算法的编码压缩方案不仅能获得更高的压缩率,还能降低测试功耗。     

改进量子多目标进化算法用于SOC软硬件划分*

采用量子多目标进化算法对从任务级进行抽象建模所得到的系统模型进行软硬件划分,并针对SOC系统设计中存在的特点,对量子多目标进化算法进行改进。采用量子个体编码方案,避免个体编/解码的冗余。并将Pareto最优概念与多目标优化相结合,从而实现了兼顾系统面积、功耗、时间等参数的软硬件划分方法。仿真对比实验结果表明,该算法一次运行可以获得多个Pareto最优解,为各个目标函数之间权衡分析提供了有效的工具,提高了设计效率。在满足系统性能要求下,可为复杂SOC系统提供多个设计目标的全局优化方案。     

基于EFDR编码压缩的非确定位填充算法

针对EFDR编码算法中非确定位填充算法的不足,提出了一种基于EFDR编码压缩算法的非确定位填充算法（ESA）。该算法在填充测试数据中的非确定位时,依据EFDR编码算法的特点,考虑非确定位两边确定位的特征以及非确定位游程自身的特点,对非确定位采用全0填充、全1填充和分块填充三种方法,从而提高了EFDR编码压缩算法的压缩效率并减少了测试时间,同时由于算法仅对测试数据的非确定位进行操作,不会增加测试的物理开销。实验结果表明,在不增加测试功耗和测试硬件开销的情况下,实现了EFDR编码压缩算法压缩效率的提高和测试时间的减少。     

利用整数存储无理数的测试数据编码压缩方法

针对集成电路测试过程中自动测试设备需要传输大量测试数据到被测芯片,浪费了大量的测试数据传输时间,不能降低芯片测试成本的情况,提出一种整数存储无理数的测试数据编码压缩方法.首先将测试数据按游程长度划分,默认第1个游程长度为小数的个位,其他游程长度依次为小数的小数位,将测试数据转换成小数;然后提出用二分查找无理数的方法,将该小数转化成可以整数表示的无理数;最后存储无理数对应的整数表示m,l,k.该方法采取传输测试数据规律而不是测试数据本身的方法,理论上可以将整个测试集的存储转化成对单个或若干个无理数对应整数表示的存储.对部分ISCAS89标准电路中规模较大的时序电路进行实验,结果表明,在同样实验环境下,其压缩效果方面优于Golomb码、FDR码、EFDR码、MFVRCVB码等成熟的编码方法.     

基于测试向量压缩的多核并行测试

首先整合多个被测芯核的测试集,合并重叠的测试向量以减少测试向量个数,从而缩短了测试应用时间,测试应用时采用总线广播的形式实现并行测试;然后应用多扫描链相容压缩和距离标记方法压缩测试数据,多扫描链相容压缩后,测试向量宽度规则减小,且距离标记法可进一步有效地压缩测试数据量.该方法数据压缩效率高,测试应用时间短,与其他并行测试方法相比具有测试控制过程简单和硬件开销小的突出优点.     

基于量子进化算法的时序电路测试生成

本文介绍将量子进化算法应用在时序电路测试生成的研究结果。结合时序电路的特点，本文将量子计算中的量子位和叠加态的概念引入传统的测试生成算法中，建立了时序电路的量子进化算法测试生成模型。在国际标准电路上的验证结果表明，与同类算法相比，该算法模型可获得较高的故障覆盖率和较小的测试矢量集。     

应用对称编码的测试数据压缩解压方法

随着超大规模集成电路制造技术的快速发展,单个芯片上已能够集成的晶体管数目越来越多.由于各种知识产权芯核集成到一个芯片上,这样给集成电路测试带来了巨大的挑战,测试数据压缩技术能够有效降低对昂贵的ATE性能要求.提出一种对称编码方法,能有效地提高测试数据压缩率,降低测试成本.传统的编码技术采用对0游程或1游程进行编码,但由...     

一种改进的行程编码方法

介绍了一种改进的行程编码压缩方法。通过数据膨胀抑制、有损压缩和压缩路径优化的方法对行程编码进行了改进,并与经典行程编码做了测试效果的比较。经过对比,改进的行程编码算法的时间复杂度虽有所增加,但是图像质量没有损失,而且效率有了明显的提高。     

基于PTIDR编码的测试数据压缩算法

为减少测试数据存储量,提出一种有效的新型测试数据压缩编码--PTIDR编码,并构建了基于该编码的压缩/解压缩方案.PTIDR编码能够取得比FDR,EFDR, Alternating FDR等编码更高的压缩率,其解码器也较简单、易实现,且能有效地降低硬件开销.与Selective Huffman, CDCR编码相比,PTIDR编码能够得到较高的压缩率面积开销比.特别地,在差分测试集中0的概率满足p≥0.7610时,PTIDR编码能取得比FDR编码更高的压缩率,从而降低芯片测试成本.     

采用循环移位和优化编码的测试压缩方法

日益增加的集成电路测试成本变得越来越难以接受,因而提出了一种简单而有效的解决方案.该方案把循环移位技术应用到测试数据压缩中,比起一般的移位技术,该方案更能有效地利用测试集中无关位.结合异或逻辑运算,所提方案累积无关位,进一步提高测试向量与其参考向量的相容性和反向相容性.在编码过程中对各种可能移位状态进行统计,建立Huffman树,找出最优化编码形式,因而可以增加短码字的利用率,减少长码字的使用频次.通过给出的分析和实验,说明了所提方案在附加硬件成本很低的情况下既能够提高测试数据压缩率,又能够减少测试时间,优于已发表的游程编码方案和其他同类型的编码压缩技术.     

基于遗传算法的IP核测试调度优化

测试调度能够很好的减少测试时间和降低测试成本.通过调度,SOC中尽可能多的IP核可以进行并行测试,然而过度的并行测试会引起功耗过高,对SOC产生不利影响.为了改善这个问题,考虑峰值功耗因素的限制,提出一种基于遗传算法的IP核测试调度优化方案,寻求最短测试时间.通过对ISCAS标准电路组成的SOC进行仿真实验,验证了该方...     

一种矩形编码与行程编码相结合的图像压缩方法

论述的矩形编码与行程编码相结合的图像压缩方法,是针对矩形编码中处理较小区域时空间浪费以及失真和行程编码中最大行程编码受限制等缺点而提出的。该方法处理复杂图像比矩形编码好,在图像不复杂时比行程编码好,具有很好的压缩效率。     

一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术,将SOC芯片中多个芯核的测试数据整体优化压缩和生成,并且能够实现多个芯核的并行测试,具有很高的压缩率,平均压缩率在94%以上;且结构简单、解压方便、硬件开销低,实验证明是一种非常好的SOC芯片的BIST方案。     

一种最优化链码指纹二值细化图像压缩编码

提出了一种适合于对线状结构的条形纹线二值图像进行压缩的最优化Freeman链码压缩算法——Freeman差分链码Huffman编码。与传统的Freeman链码相比,提出的压缩算法是基于Freeman链码、差分编码和Huffman编码的一种混和编码方式。通过理论分析和在指纹二值细化图上的实验结果证明,对于指纹二值细化图像,本算法优于现有的链码压缩二值图像的算法,针对于线状结构的条形纹线二值图像,本算法也优于其他压缩算法。其平均码长为1.7651bits,低于8方向Freeman链码或者Freeman差分链码的3bits的平均码长。