深亚微米SOI工艺SoC设计中天线效应的消除

深亚微米SOI片上系统芯片(SoC)因其工艺特性,按照常规的布局布线(PNR)流程,出现了约一万个天线效应违规。介绍了一种在布局布线阶段不插入反偏二极管就可以消除大量天线效应违规的优化迭代流程。通过对天线效应的产生以及天线比率公式的分析,从线长和栅面积角度考虑天线效应的修复,结合自动布局布线设计工具SoC Encounter对这些因素的控制,可以在布局布线阶段消除天线效应的违规,并能与版图验证的结果保持一致。在一款通用抗辐照SoC芯片的设计中,应用该优化流程在布局布线阶段消除了设计中的天线效应违规,有效节约了芯片整体设计时间。     

基于ASIC实现蓝牙基带芯片的后端设计

从ASIC设计的原理、流程入手，以蓝牙基带芯片的后端设计为例，介绍用自动布局布线工具实现半定制专用集成电路(ASIC)设计。通过版图规划(F1oorplan)、布局(Place)、布线(Route)、静态分析和优化等过程，讨论了后端设计过程中可能遇到的问题及解决方法。     

运用虚拟探测器调试FPGA芯片

Silicon Explorer是一套新的诊断和调试工具、它能实时访问Actel FPGA的所有内部节点。当芯片插入模型板时,在器件布局布线之后,就可以在PC上使用该套工具观察可编程逻辑节点,且不会影响器件的计时和输出。 Silicon Explorer成套工具包括信号采集硬件接口ProbePilot以及Explore     

百万门系统级芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使百万门级芯片版图设计师需深入物理设计,选用有效EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18μm工艺SoC芯片后端设计的过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

一款深亚微米ASIC芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使芯片版图设计师需深入介入物理设计,选用有效的EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题,以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

低功耗DDR高速信号的封装布线方案设计及信号完整性分析

不同于印制电路板的制作工艺,芯片封装基板的走线更细,线间距更窄。狭小的布线空间使传输线效应更为明显,而且封装设计的好坏直接影响芯片是否可以正常工作,同时芯片成本的控制要求布线层尽量要最少。这些问题使得高速信号布线面临严峻的挑战。在国家科技重大专项的资助下,使用全波电磁场仿真工具进行建模分析,研究了布线中线宽、线间距和参考地对信号传输质量和信号间串扰的影响,并且基于一款低功耗DDR高速芯片的双层封装布线设计,在实际设计方案中对分析结果进行了仿真验证,最终得到了一种高质量、低成本封装基板高速布线方案,速率达到1 333 Mb/s。     

ASIC后端设计中的时序偏差以及时钟树综合

同步设计中，由于时钟网络延时决定了芯片的最大工作速度，所以时钟树需要高精度进行布线。一种重要的时钟网络设计是缓冲器插入。在超大规模集成电路的设计中，为了最小化时钟延时和时钟偏差，缓冲器插入是一种有效的方法。在布局布线流程中，时钟树布线在“时钟树综合”时由工具自动完成。“时钟树综合”在apollo里是在布局完成后布线之前做的。     

蓝牙专用集成电路芯片及其后端实现

蓝牙是一种短距离无线连接技术，具有广阔的应用范围和巨大的市场。自动布局布线工具使得芯片设计者更有效的利用时间并大大加速了产品投向市场。介绍了蓝牙芯片的后端设计。     

一种中频接收电路的版图设计

利用Cadence版图设计工具采用B300工艺对一种中频接收电路芯片的版图设计实例,阐述了模拟集成电路版图的设计过程,论述了包括单元库建立、布局、布线、设计规则检查（DRC）和版图对照原理图检查（LVS）等在内的设计步骤以及进行每一步骤的具体方法,尤其对布局和布线这样的关键步骤进行了重点讨论。最后给出了完整的芯片版图。     

基于混合图的总体布线调整

本文提出了一种基于混合图的总体布线调整方法。混合图是对表示布局的有向图进行一系列精确的顶点分解而产生的。用得到的图模型来表示总体布线信息,从而可以在总体布局优化的同时估计布线对芯片面积的影响,并对总体布线进行调整。由于总体布线是自动更新的,所以布局同时随着布线的调整和模块的移动而改进。本文还提出了多种瓶颈的概念和瓶颈间走线随模块旋转而变化的规律。最后给出的实验结果表明,这种算法在减小芯片面积上获得比较好的结果。     

基于混合摆放技术的布局规划

随着集成电路工艺技术的进步,集成电路的设计规模变得越来越大,设计中含有数目众多的宏单元,从而加大了后端实现中布局规划的难度。如何更好更快地完成标准单元和宏单元混合模式电路的布局规划,使得芯片性能达到最优,成为亟待解决的一个问题。本文介绍了一种由工具自动将标准单元和宏单元同时摆放的布局流程——混合摆放布局流程,并与传统布局流程进行了对比,通过在实际项目上的应用和对最终结果分析,证明了混合摆放布局流程可以提高后端布局规划的工作效率并可使得芯片的性能得到很大提升。     

H.264图像解码芯片的布局布线设计

集成电路工艺发展到深亚微米阶段,IC设计向高速、高复杂度方向发展,物理设计也要满足更加严格的要求.布局布线设计成为集成电路设计的一个关键步骤.本文以一个实际设计为例阐述了在集成电路EDA设计工具的辅助下布局布线的具体实现方法,通过对设计结果的分析,解决了布线拥塞、时序收敛以及信号完整性等问题.该芯片最后达到设计预定的性能指标并交付流片.     

卫星导航抗干扰专用芯片后端版图设计

随着电磁环境的日益复杂,卫星导航接收系统的抗干扰性能要求越来越高。在小型卫导接收系统的抗干扰设计中,体积和功耗已经成为最大的限制因素,抗干扰芯片的设计已成为解决该问题的有效途径。本文基于SoC Encounter后端版图设计工具,通过布局规划、电源设计、标准单元放置、时钟树综合及优化、布线等后端版图设计流程,完成了一款卫星导航抗干扰专用芯片的后端版图设计工作。     

针对一种岛式FPGA布局布线方法的研究与改进

针对一种岛式FPGA(Field Programmable Gate Array)芯片VS1000的架构,开发了一种布局布线工具VA,该工具在VPR的基础上做了两方面改进.第一,在传统布线算法的布线资源图基础上建立了全局信号布线资源图,完成了对全局信号的布线,使全局信号布线与其他信号布线独立起来,以达到减少全局信号相对延时和节省通用布线资源的目的.第二,提出了两种新的布线顺序:高扇出线网优先和高关键度线网优先.实验结果表明,对于标准测试电路,高扇出优先的布线顺序平均可减少21.8%的迭代次数,高关键度优先的布线顺序平均可减少22.3%的关键路径延时.     

Chiplet异构集成微系统的EDA工具发展综述

Chiplet(芯粒)异构集成微系统是后摩尔时代背景下一项具有重要意义的技术趋势.随着芯粒技术的不断发展,芯粒数量越来越多,三维立体化的集成度越来越高,芯粒方案的面积也越来越大.而目前Chiplets设计流程中各环节的电子设计自动化(EDA)工具发挥的支撑作用还比较有限.通过剖析现有Chiplets设计流程在系统规划、单芯片设计、基板设计、微系统集成分析和验证等环节存在的缺陷和不足,以及国产EDA技术在interposer工艺设计套件(PDK)开发、芯粒设计布局规划、高效自动布线、多芯片集成分析和物理验证等板块的应用现状,指出了当前Chiplet设计面临着物理验证不规范、布线效率低下和缺乏涵盖多物理场耦合的集成分析等痛点.面对3DIC未来发展对EDA工具提出的更多挑战,提出了市场上迫切需要的芯片-封装协同设计解决方案.     

印制电路设计原理与方法（续完）

5 交互布线及设计优化 5.1交互布线技术 交互布线是PCB设计中不可缺少的—个重要步骤,是弥补自动布线不足的重要手段,所以,几乎所有的PCB CAD系统都配备交互布线工具。 交互布线技术研究开展得比较早,在七十年代就已经涌现出商用软件和系统。早期的交互系统与自动系统并没有融合在一起,设计者预先设计好详细的布局和布线图,然后在图形工作站上用数字化仪把它输入到计算机中生成光绘和数控钻孔文件。进入八十年代后,交互布线技术得到了飞速发展,出现了许多高级交互布线工具。 当前常用的交互布线工具可以划分为两大     

FPCS——一种适用于积木块方式的布局及平面规划系统

本文简述了一种分级式的自下而上结群和自上而下分划定位相结合的全定制方式的积木块(building block)布局及平面规划(floorplanning)系统.本方法基于积木块的尺寸、形状、连接状况、引线位置以及芯片引线端等的要求逐级优化组合若干种积木块组,并且根据工艺条件进行了布线区面积估计,以便得到较好的布局结果.如果积木块的尺寸或其长宽比可以改变,则本系统可改变其尺寸及形状从而优化布局结果.由于采用了多种有效的实用方法,并把它们有机地统一在系统中,因此使布局能在基本满足用户要求的条件下,做到和布线结果基本匹配.实验结果表明,这种方法是令人满意的.     

Blast Rail Magma提供正确创建电源网格的解决方案

概述 随着袖珍型电池供电的电子产品的日益增多,要求数字集成电路的功耗越来越小.对于大规模的复杂的片上系统来说,如何获得最小功耗,又不影响性能的电源网格是设计者们面临的主要挑战之一.进入0.18微米的工艺之后,必须在设计中考虑电压降和电迁移效应,这些效应与芯片的时序和信号完整性密切相关,例如串绕效应既会产生噪声信号,又会影响延时.传统的功耗及信号完整性的分析工具与布局布线的工具工作在不同的环境中,通常会在布局布线以后造成多次的、极耗时的反复.     

宏单元模式分级布图规划方法

本文提出一个新的宏单元模式分级布图规划方法.布图规划分三个阶段进行:芯片物理分级构造、布图规划和布图规划修正.主要特点包括:松弛对布图拓扑结构的约束、模块“自然”结群构造设计物理分级、采用解析方法求解面积规划问题、基于一个新的Steiner树算法求布线规划、包含模块面积估计和布线面积估计.实验结果表明提出的方法可以在满足不同形状和I/O设计目标的同时得到很高的芯片面积利用率.     

数据中心物理设施布局设计

布线距离和空闻规划 在设计一个数据中心时，了解每种类型数据中心的最佳布局以及利弊，是至关重要的。TIA 942数据中心标准的指标是非常具体的，即水平和垂直布线应可以适应未来的增长，使这些区域不须停机重新安装布线。