2.1 GHz射频CMOS混频器设计

设计了一个用于第三代移动通信的2.1 GHz CMOS下变频混频器,采用TsMC 0.25 μm CMOS工艺.在设计中,用LC振荡回路作电流源实现低电压;并用增大电流和降低跨导的方法提高线性度.在Cadence RF仿真器中对电路进行了模拟,在1.8 V电源电压下,仿真结果为:1 dB压缩点PtdB-10.65 dBm,lIP3 1.25 dBm,转换增益7 dB,噪声系数10.8 dB,功耗14.4 mW,且输入输出端口实现了良好的阻抗匹配.并用Cadence中的Virtuoso Layout Editor软件绘制了电路的版图.     

多双曲正切法则在高线性度CMOS混频器设计中的分析与应用

研究了CMOS电路中多双曲正切法则的应用对线性度产生的影响.分析并推导了两种非平衡差分对结构的差分输出电流和等效跨导的公式.给出了电路线性度最优时,多补偿偏置结构的补偿偏置电压VK的表达式.基于理论分析结果,设计了一个应用多双曲正切法则的CMOS吉尔伯特混频器电路.流片采用UMC 0.18 μm RF-CMOS工艺,经过测量,所得到的参数与理论分析及仿真值吻合,证明了理论分析的可行性.     

高线性度上变频混频器设计

首先介绍了二次变频接收机的架构及其优点,随后采用Gilbert单元设计了适用于二次变频结构数字电视调谐器的上变频混频器。基于Chartered 0.25／μmCMOS工艺的仿真结果显示该混频器达到了良好的性能;转换增益为3dB,在50～860MHz的频率范围内增益变化小于0．5dB,IIP3为10dBm,在3．3V单电源下消耗20mA的电流。对实际样片的测试表明电路的混频功能良好。     

一种新型高线性度5 GHz WLAN正交调制器和上变频器的设计

提出了一种应用于IEEE802.11a无线局域网中的5 GHz高线性度新型正交调制器和上变频器.我们在正交调制器中运用了一种新型的结构来获得很高的线性度,在上变频器电路中,LC谐振网络充当负载来提高变频增益且增大输出电压的范围.电路采用JAZZ 0.18 μm 1P6M混合信号CMOS工艺实现,芯片版图面积1.01 mm×0.89 mm.后仿真结果表明,与以前相关电路相比,该电路的线性度有明显的改善:输入1 dB压缩点为2.48 dBm,变频增益为0 dB,1.8 V供电时的静态工作电流为32.5 mA.     

一种高线性度低噪声下变频混频器

采用SMIC 0.18 μm RF CMOS工艺,设计了一种高线性度、低噪声下变频混频器。通过分析跨导级电流3阶展开项系数,优化跨导级偏置电压,在跨导级与开关级之间增加谐振频率为射频信号频率的LC并联谐振电路,在提高电路线性度的同时优化了信噪比。后仿真结果表明,在射频频率为1.575 GHz,本振频率为1.571 GHz,中频频率为4 MHz时,本振功率为0 dBm,电压转换增益为19.22 dB,输入3阶交调点为21.93 dBm,单边带噪声系数为11.74 dB。混频器工作电压为1.8 V,功耗为3.66 mW,核心电路版图面积为0.207 5 mm²。     

高线性度的CMOS下变频混频器的设计

采用正交反馈的跨导级设计了一种基于数字电视调谐芯片中的高线性度的下变频混频器,该混频器在3.3V的工作电压下,采用改进的Gilbert单元,使用基于Chartered0.25μm标准CMOS工艺进行流片测试,结果表明该混频器IIP3可达到15dBm,增益达到9dB。     

一种高线性度混频器设计

高线性度混频器是大动态接收系统的关键器件,其线性度的提高有利于扩展接收系统动态范围。通过对二极管混频器的非线性分析,从理论上推导出增加二极管数量可以提高混频器线性度。基于理论分析结果,采用Ga As p HEMT工艺,设计了一款高线性度双平衡混频器,射频频率0.03~3 GHz,对应本振频率3.95~6.92 GHz,中频输出频率3.92 GHz,输入三阶截点大于25 d Bm,本振到中频、本振到射频的隔离度均大于37 d B,单片面积1.5 mm×1.1 mm。     

一种高线性度CMOS混频器的设计

采用线性化技术改进的混频器结构提高了线性度.采用TSMC 0.18 μm RF CMOS模型进行了电路仿真.仿真结果:在电源电压为1.8 V时,输入三阶截断点(IIP3)为10.3 dBm,输入1dB压缩点(P-1dB)为-3.5 dBm,增益为9.2 dB,单边带噪声系数为17 dB.     

一种高线性度CMOS有源混频器的设计

设计了一个用于数字电视ZERO-IF结构接收机射频前端的CMOS下变频混频器。基于对有源混频器的噪声机制及线性度的物理理解,对传统的有源混频器电路采用电流注入技术,实现了增益,噪声和线性度折中。电路采用UMC0.18RFCMOS工艺实现,SSB噪声系数为18dB,1/f噪声拐角频率100kHz。电压转换增益为5dB和8dB两档增益,输入1dB压缩点为0dBm,IIP3为15dBm（5dB增益）,7dBm（8dB增益）。全差分电路在1.8V供电电压下的功耗不到7mW,可以满足数字电视零中频结构射频前端对高线性度、低闪烁噪声和可变增益的要求。     

一个高线性度的CMOS DVB-S前端芯片

提出了基于CMOS工艺的直接频率变换的DVB-S射频前端电路设计.设计采用了T型匹配网络的可变衰减器、具有单端到双端变换功能的低噪声放大器以及低噪声混频器.通过使用衰减器,系统处理线性度的能力得到很大的提高.设计和流片基于SMIC 0.18μm CMOS工艺.测试结果表明,该设计能够达到超过30dB的动态范围,噪声系数小于3dB,消耗电流为10mA.在低增益情况下,具有+20dBm的输入三阶交调能力.     

一个高线性度的CMOS DVB-S前端芯片

提出了基于CMOS工艺的直接频率变换的DVB-S射频前端电路设计.设计采用了T型匹配网络的可变衰减器、具有单端到双端变换功能的低噪声放大器以及低噪声混频器.通过使用衰减器,系统处理线性度的能力得到很大的提高.设计和流片基于SMIC 0.18μm CMOS工艺.测试结果表明,该设计能够达到超过30dB的动态范围,噪声系数小于3dB,消耗电流为10mA.在低增益情况下,具有 20dBm的输入三阶交调能力.     

一种高线性度2.4GHz CMOS LC压控振荡器

对影响压控振荡器(VCO)线性度的因素进行了研究,并提出了一种适用于2.4GHz ISM频段的高调节线性度的CMOS LC VCO结构。新的VCO结构采用两个控制端,分别控制一对p /n-well变容管和一对MOS变容管。该VCO输出两个波段,调节非线性度分别为1.45%和1.74%,总调节范围为2.33～2.72 GHz,功耗为15mW,芯片面积为534×540μm2。结果表明,新的电路结构使得VCO的调节非线性度降低到通常只用一对变容管的VCO的一半以下,同时极大地减小了调节范围内相噪声的波动,有效地提高ISM频段内多种无线通信标准的射频收发机的性能。     

一种改进的高线性CMOS混频器的分析与设计

在多标准系统应用中,由于线性度和噪声的要求,使得混频器的设计难度很大。采用2次谐波注入结构的3阶失真抵消技术,设计了一种改善跨导级线性度的高线性CMOS混频器。在混频器开关级处引入LC滤波电路,抵消了开关级晶体管的2阶和3阶互调失真,进而优化了开关级的线性度。采用TSMC 0.13 μm CMOS工艺进行设计与仿真,并完成了版图设计与流片。较之传统的吉尔伯特混频器,该电路的输入3阶交调点IIP3增加了11.2 dBm,达到9.2 dBm的高线性度,对噪声系数、增益以及功耗造成的影响较小。     

一种多频带高线性度CMOS单边带混频器

基于TSMC 0.18μm CMOS工艺,设计实现了一种多频带高线性度的单边带(SSB)混频器。该混频器以经典的电流换向结构为基础,采用电阻负载以满足多频带工作、高线性度和高带内增益平坦度要求,并节省了面积。通过集成有源巴伦将混频器输出差分信号转换成单端信号,提高了发射机的系统集成度且有利于降低功耗。测试结果表明:在2.3～2.4 GHz及3.4～3.6 GHz工作频带内,IP1dB大于0 dBm,带内增益平坦度小于0.5 dB,本振泄漏小于-47 dBm,镜像信号抑制大于36 dB,为LTE标准的无线射频前端芯片的进一步研究提供了参考。     

一种高线性无源双平衡混频器

设计了一种适用于1.0～2.0 GHz的高线性下变频混频器。电路设计采用了无源双平衡结构,片内集成宽带巴伦、限幅本振放大器、混频核和偏置电路。为了提高混频器的线性度,在对无源双平衡的结构进行分析的基础上,折中选择混频核的晶体管尺寸,并优化了本振放大器输出信号的幅值及上升时间。基于0.35μm BiCMOS工艺进行了设计仿真,芯片面积为0.9 mm×1.8 mm。流片测试结果表明:射频频率1.0～2.0 GHz,对应本振频率1.0～2.0 GHz,最佳本振输入功率为0 dBm,转换增益大于-7.0 dB,射频输入三阶交调大于25 dBm,混频器工作电压为3.3 V,功耗为112 mW。该高线性无源双平衡混频器可满足工程应用。     

5.8 GHz CMOS混频器设计

介绍了CMOS混频器主要技术指标的设计思路和技术.采用O.18 μm CMOS工艺,使用Agilent公司的ADS软件设计出一种5.8 GHz CMOS混频器电路,结果表明,工作电压1.8 V时,RF频率5.8 GHz,本振频率5.78 GHz,中频频率20 MHz下,转换增益7.3 dB、输入1 dB压缩点-8.3 dBm,噪声系数8.7,工作电流小于5 mA,该电路已交付流片.     

一个高线性13位流水线CMOS A/D转换器

介绍了一个采用多种电路设计技术来实现高线性13位流水线A/D转换器.这些设计技术包括采用无源电容误差平均来校准电容失配误差、增益增强(gain-boosting)运放来降低有限增益误差和增益非线性,自举(bootstrapping)开关来减小开关导通电阻的非线性以及抗干扰设计来减弱来自数字供电的噪声.电路采用0.18μm CMOS工艺实现,包括焊盘在内的面积为3.2mm2.在2.5MHz采样时钟和2.4MHz输入信号下测试,得到的微分非线性为-0.18/0.15LSB,积分非线性为-0.35/0.5LSB,信号与噪声加失真比(SNDR)为75.7dB,无杂散动态范围(SFDR)为90.5dBc;在5MHz采样时钟和2.4MHz输入信号下测试,得到的SNDR和SFDR分别为73.7dB和83.9dBc.所有测试均在2.7V电源下进行,对应于采样率为2.5MS/s和5Ms/s的功耗(包括焊盘驱动电路)分别为21mW和34mW.     

一个高线性13位流水线CMOS A/D转换器

介绍了一个采用多种电路设计技术来实现高线性13位流水线A/D转换器.这些设计技术包括采用无源电容误差平均来校准电容失配误差、增益增强(gain-boosting)运放来降低有限增益误差和增益非线性,自举(bootstrapping)开关来减小开关导通电阻的非线性以及抗干扰设计来减弱来自数字供电的噪声.电路采用0.18μm CMOS工艺实现,包括焊盘在内的面积为3.2mm2.在2.5MHz采样时钟和2.4MHz输入信号下测试,得到的微分非线性为-0.18/0.15LSB,积分非线性为-0.35/0.5LSB,信号与噪声加失真比(SNDR)为75.7dB,无杂散动态范围(SFDR)为90.5dBc;在5MHz采样时钟和2.4MHz输入信号下测试,得到的SNDR和SFDR分别为73.7dB和83.9dBc.所有测试均在2.7V电源下进行,对应于采样率为2.5MS/s和5Ms/s的功耗(包括焊盘驱动电路)分别为21mW和34mW.