用FPGA设计地数器电路的关键路径分析法

提出了分析现场可编程门阵列（ＦＰＧＡ）电路性能的关键路径法。介绍了关键路径的概念和电路性能分析的基础－电路延时模型，叙述了用延时模型分析电路的关键路径，指出了关键路径转化的条件和方法，最后给出了关键路径布局布线的原则。     

FPGA开关块拓扑的评估

分析了3种不同开关块的单一布线能力，并使用CAD工具模拟了开关块拓扑对整个现场可编程门阵列布线面积和关键路径延时的影响．模拟结果表明，Wilton开关块有最好的面积有效性，通用开关块次之，不相交开关块的面积有效性最差．然而，开关矩阵类型对电路延时特性的影响很小．还得出一个重要结论：单一开关块的布线能力并不能完全说明开关块拓扑的好坏．     

加速硬件木马检测方法研究

为有效检测出芯片在设计和外包制造过程中是否被插入硬件木马电路,提出一种在芯片设计阶段插入二选一数据选择器(MUX)来提高电路节点转移概率的方法.即在电路中转移概率低于转移概率阈值的候选节点的主要输入端插入MUX来提高相关节点的转移概率,从而实现加速电路中硬件木马的检测.通过对扇出锥和电路逻辑拓扑结构的分析,选择对整个电路转移概率影响最大的节点作为候选节点,实现对MUX插入算法的优化,从而减少MUX的插入数量.同时增加关键路径延时限制,避免电路关键路径延迟超过预先设定的阈值.将预先设计的硬件木马电路的输入端插入在电路中转移概率较小的节点,并向电路输入端输入激励信号,分析计算在MUX插入前后电路转移概率变化以及硬件木马电路的激活概率.ISCAS'89基准电路的实验结果表明:在插入MUX之后,电路整体转移概率显著提高,电路中转移概率小于转移概率阈值的节点数明显降低;被插入在电路中的硬件木马被激活的概率显著提高;电路关键路径延时增加百分比控制在预先设定的比例因子之内.     

基于全局伪路径的时钟特性分析新方法

为了得到确定精确的电路时延,将全局伪路径的观念引入到电路时钟特性分析中,提出了一种改进电路模块时钟周期准确性的方法.在不采取复杂空间搜索实现电路功能的情况下,该方法能给出正确的计算结果并且除去大多数的伪路径,最大限度地减少因伪路径而产生的性能错误.实验证明,新方法可以产生具有十分精确的路径延迟的时钟模型,对规模为几千个逻辑门的基准电路,可以在几十秒内得到电路的关键路径,而且得到的关键路径的时延比拓扑时延小很多,在相当大的程度上提高时钟模型的准确性.     

基于粒子群优化算法的有用时钟偏差规划

针对超深亚微米集成电路SOC设计中时钟偏差优化设计的难题,提出一种基于粒子群优化(PSO)算法的有用时钟偏差规划方法.在电路中引入有用偏斜,通过惯性权重线性递减的自适应PSO算法对关键路径上时钟输入端的延时进行调整,并采用最差时间违反作为适应函数对有用时钟偏差进行全局搜索寻求最优解,从而减小电路的时钟周期,优化电路的时序性能.与现有的经典图论算法相比,该方法通过优化组合逻辑的延时,可以找到更优解.应用该算法对32位嵌入式CPU进行优化计算,实验结果证明了该方法的正确性和有效性.     

基于粒子群优化算法的有用时钟偏差规划

针对超深亚微米集成电路SOC设计中时钟偏差优化设计的难题,提出一种基于粒子群优化(PSO)算法的有用时钟偏差规划方法.在电路中引入有用偏斜,通过惯性权重线性递减的自适应PSO算法对关键路径上时钟输入端的延时进行调整,并采用最差时间违反作为适应函数对有用时钟偏差进行全局搜索寻求最优解,从而减小电路的时钟周期,优化电路的时序性能.与现有的经典图论算法相比,该方法通过优化组合逻辑的延时,可以找到更优解.应用该算法对32位嵌入式CPU进行优化计算,实验结果证明了该方法的正确性和有效性.     

一种检测电路中关键路径的新算法

伪路径的存在严重影响了对大规模集成电路的定时分析．为了克服该问题,文中给出一种基于SAT和GRASP求解算法的识别伪路径的方法,在此基础上引入动态期望值的手段得到一种检测组合电路中的关键路径的快速方法．实验证明,该方法可以在微机环境下对一些大规模的基准电路实现对关键路径的快速检测．对规模为几千个逻辑门的基准电路,该算法可以在半分钟内得到电路的关键路径,而且可以将关键路径时延减小,为确定精确的电路时延提供了依据。     

简易长时间延时电路

对采用CMOS缓冲器组成电容充放电式长时间延时电路进行了研究．讨论了其电路组成和参数设计,并通过电路仿真证明了其可行性．具有电路简单、延时时间长、成本低、寿命长等特点．特别适用于对延时精度要求不高的长时间延时控制的应用场合．若充放电电路中采用温度性能稳定的高精度电阻、电位器和电容元件组成,也可用于对延时精度要求较高的长时间延时控制的应用场合．     

采用FDDs实现FPRM电路延时和面积优化

Functional Decision Diagrams(FDDs)是Reed-Muller(RM)展开式的一种图形表达方式,其变量顺序和RM展开式极性共同决定对应电路的延时和面积.通过对FDDs和固定极性RM(FPRM)展开式的研究,提出采用FDDs的FPRM电路延时和面积优化算法.首先根据固定极性特点,利用FDDs建立FPRM电路延时估计模型;然后结合延时估计模型、列表技术和FDDs变量顺序搜索策略,按电路延时和面积对中小规模和大规模电路进行最佳极性和变量顺序搜索;最后对PLA格式的MCNC Benchmark电路进行测试,结果表明该算法对延时和面积的优化效果显著.     

基于提前写回策略的数据转发优化方法

针对深度流水线和复杂指令集结构,给出一种基于操作数访问时序的数据转发模型,使用5个参数描述指令执行过程,并以一种RISC/DSP结构MediaDSP64原型机为例进行分析.在分布式转发电路的基础上,提出一种基于提前写回策略的转发优化方法.该策略在不影响指令执行效率的前提下,通过将DSP指令中辅助寄存器的结果提前写回寄存器文件减少了转发源的数量.针对该方法造成的指令乱序执行情况,设计一种影子寄存器结构,保证了精确异常处理的实现.实验结果表明,转发电路的硬件资源占用减少了43.8%,关键路径延时下降了19.8%.     

工艺波动致RLC互连延时极值分析

基于等效Elmore延时模型和RLC互连的工艺角分析,提出了工艺波动致RLC互连延时快速极值分析方法,可以用于由工艺波动引起的RLC互连延时变化的最好情况和最坏情况分析．采用该方法针对68nm,45nm,36nm和25nm工艺节点进行了仿真验证．结果显示,这种新方法误差小速度快,与HSPICE相比误差小于7％,可以应用在快速静态时序分析中．     

性能优化的现场可编程门阵列快速编译方法

针对现场可编程门阵列（FPGA）的快速编译问题，提出了基于性能优化的动态复合宏单元（PODCM）库的编译方 法.通过分析在数据流图（DFG）关键路径上生成PODCM的条件，给出了在DFG关键路径上生成PODCM的算法并建立了PODCM 库.在此基础上，根据PODCM替换算法，运用PODCM替换DFG关键路径上的节点，减小了DFG关键路径的执行时间.实验结果 表明，该方法在不增加资源需求，保持较高编译速度的情况下，优化了FPGA设计的性能.     

一种利用资源协商的FPGA布局方法

由于布局是现场可编程门阵列电路开发流程中耗时最长的步骤之一,所以为了提高布局的速度,提出了一种新的现场可编程门阵列布局方法。首先,在初始布局阶段,电路中的各逻辑单元根据花费计算公式选择使用成本最小的物理资源,并且允许多个逻辑单元占用同一个物理资源;然后,迭代地对占用被重用物理资源的逻辑单元重新布局,通过逐渐增大重用资源的使用成本,从而逐步消除资源重用;最后,用低温模拟退火算法对布局结果进行局部优化。实验结果表明,与学术界主流布局工具相比,该方法将布局时间减少了52%,同时电路延时降低4.8%,总线长减少1.9%。所提布局方法显著地减少了现场可编程门阵列电路布局所需时间,从而缩短了电路编译调试周期,有助于提高开发人员的效率。     

计划评审技术中的延误惩罚问题

对计划评审技术中各项活动的延误对总工期和总费用的影响进行研究,提出在计划评审技术中对延误活动的惩罚不应该只由该活动延误时间的长短来决定,而应综合考虑各项活动在计划评审技术中的重要性、后继活动赶工限度和赶工成本等因素。在对计划评审技术中的有向网络图进行线性规划表示、确定关键活动和关键路线的基础上,针对各项活动的重要性,分别给出计划评审技术中关键活动和非关键活动单位延误时间惩罚的计算方法。     

GPS精密定位数据分析和大气建模回顾与展望

归纳了用于GPS数据分析的大气建模方法。由于大气分布不均和不断的变化,尤其是大气中的水汽影响,使建立无线电信号路径延迟的精确模型在GPS高精度定位中非常必要。目前的路径延迟模型是参数估计及外部修正法。建议应用数值天气预报及其分析模型,以及空间探测仪器取代映射函数直接完成静水力学路径延迟修正。Raman激光雷达可用在各种天气条件下,作更精确的湿路径延迟的外部修正,其校准可用混合GPS数据分析法解决。     

基于FPGA高精度频率测量仪的设计

阐述了等精度测量法的基本原理,并对原有方法进行了改进;给出了具体的FPGA设计方案,对主要模块用VHDL语言进行了编程,并用MAX＋plusⅡ软件进行了仿真;对测试存在的误差进行了分析。该系统利用FPGA器件门延时小、电路稳定的特性,使测频精度大大提高。     

基于互连的一种FPGA最优功耗延时积设计

为了有效地解决困扰现场可编程门阵列发展的功耗延时积问题,采用集成电路互连的分段式结构和低压摆电路,提出了一种基于互连的最优功耗延时积现场可编程门阵列设计方法. 对于产生传输线效应的现场可编程门阵列互连,通过优化互连的段数,在互连最外面的输入端和输出端分别连接低压摆电路的驱动部分和接收部分,在内部的每段互连之间插入最优尺寸的缓冲部分. 理论与模拟表明,用这种方法设计的现场可编程门阵列能使功耗延时积减小近一个数量级,同时较好地保持现场可编程门阵列的面积性能.     

一种Ad Hoc网络路由协议安全性的分析方法

随着Ad Hoc网络的应用和推广,路由协议的安全问题越来越受关注.考虑Ad Hoc网络的特点,在进行安全性设计和分析时,为了不忽略其对网络性能的影响,使用概率模型检测方法对安全路由协议ARAN进行分析,利用概率模型检验器PRISM对协议主体行为建立连续时间马尔可夫模型,对其有效性、认证性和完整性等性质进行了验证,并计算了网络性能参数.结果表明该协议虽然使包到达率、平均路径长度和平均时延等网络性能略有下降,但满足了有效性、认证性和完整性等安全性质.