RISC-V架构的开源处理器及SoC研究综述

RISC-V是一种新的指令集架构,发布以来得到了大量关注,在描述了RISC-V的产生背景、基本设计的基础上,简单比较了其与现有的开源指令集架构、商业指令集架构的优劣,然后详细介绍了现有的采用RISC-V架构的开源处理器、开源SoC,并展望了RISC-V的未来发展.     

基于QEMU RISC-V架构的OpenHarmony标准系统移植

RISC-V指令集架构的诞生促进了RISC-V硬件平台的快速发展,因此,在RISC-V架构硬件平台上运行高效且易于使用的操作系统需求日益增加.面向分布式、开源开放的智能终端操作系统OpenHarmony技术正在不断演进,其生态持续繁荣.然而,将OpenHarmony适配到RISC-V指令集架构平台上面临新的挑战,包括软件栈和芯片移植的问题. RISC-V指令集架构平台的软件栈和芯片移植存在新的挑战.本文提出了基于RISC-V QEMU平台的OpenHarmony标准系统移植的思路和方法,通过对关键软件栈进行适配和在QEMU RISC-V虚拟化硬件平台上移植图形显示驱动,成功实现了OpenHarmony标准系统在QEMU RISC-V虚拟化硬件平台上的正常启动,并进入系统桌面.该成果为开发者提供了在RISC-V平台上测试应用OpenHarmony标准系统的平台,并为新的RISC-V硬件平台上移植OpenHarmony标准系统提供了参考.     

基于LLVM的RISC-V自定义扩展指令支持方法

RISC-V指令集架构具有模块化、可扩展等特性.基于RISC-V架构的处理器,可以在整数指令集的基础之上,有选择地支持官方标准指令集扩展,以及非标准的用户自定义指令集扩展.这也意味着,对于每个新增的自定义扩展指令集,用户都需要自己在编译工具链中实现相应支持.通过分析LLVM编译框架,研究RISC-V自定义扩展指令支持的通用方法,并以玄铁C910自定义指令集为例进行实现和验证.为基于LLVM基础架构的RISC-V自定义指令集扩展研究与实现提供借鉴.     

基于RISC-V的服务器管理控制器FPGA原型设计

服务器管理控制器是云计算装备关键部件之一, 目前主要基于ARM架构开发, ARM较高的授权费推高了控制器设计成本, 不利于SoC相关产品的迭代和升级. RISC-V是近年提出的一种开源的处理器架构, 与ARM同属精简指令集, 具有模块化、可扩展等诸多特点. 本文采用RISC-V开源处理器BOOM核心, 设计实现了一种基于RISC-V处理器的服务器管理控制器FPGA原型系统. 该系统基于Xilinx的Virtex Ultra Scale 440 FPGA进行了原型构建, 完成了实际应用场景下的功能测试和CoreMark测试, 结果显示处理器性能提升了26％, 优于同级别的ARM核心, 系统功能符合设计预期. 此外, 该原型系统基于OpenBMC实现了IPMI等专用管理控制协议, 基本功能验证通过, 证明了通过RISC-V替换ARM优化SoC架构的可行性.     

面向IoT终端设备的RISC-V微控制器设计与分析

随着通信、芯片等技术的不断发展,以及现在提出的万物互联的概念,物联网将迎来一个大的发展;其中 IoT 终端设备的研究是重中之重.应用于 IoT的终端设备不仅需要在几 mW的功率范围内工作,而且需要灵活的计算能力.这就要求应用于 IoT 终端设备的处理器能实现更高的能效比.本文设计了一款基于 RISC-V 指令集的微控制器,首先详细介绍了该RISC-V 微控制器的微结构、存储子系统和RISC-V 指令集架构;最后在VCS 验证环境中验证了该微控制器的逻辑功能.     

跨平台内存安全测试集设计

内存安全性是一项非常重要的性质,但它很容易被攻击者利用.过去针对内存安全问题提出的许多防御方案,由于性能代价高昂,很少能够部署在生产环境中.最近,随着RISC-V等开源处理器架构的兴起,安全领域迎来了设计新的处理器硬件安全拓展的热潮,硬件辅助防御方案的性能代价降低,变得可以接受.为了更好地支持内存安全处理器拓展的设计,以及更好地评估处理器内存安全性能,我们设计了一款兼具综合性、可移植性内存安全测试框架,并开源了一个160测例大小的初始版本测试集,覆盖了内存时空安全性、访问控制、指针和控制流完整性等方面,并在x86-64和RISC-V64两种指令集架构的平台上进行了测试.     

RISC-V架构硬件辅助用户态内存安全防御方案概览

传统的用户态内存安全防御机制基于x86架构和纯软件方式实现,实现内存安全保护的运行时开销很高,难以部署在生产环境中.近年来,随着主流商业处理器开始提供硬件安全扩展,以及RISC-V等开源处理器架构的兴起,内存安全保护方案开始面向x86-64、ARM、RISC-V等多种体系架构和硬件辅助实现方式.我们对RISC-V架构上实现的内存安全防御方案进行了讨论,并对x86-64、ARM、RISC-V等处理器架构在安全方案设计上的特点进行了比较.得益于开放的指令集架构生态, RISC-V架构的内存安全防御方案相较于其他架构有一些优势.一些低成本的安全防御技术有望在RISC-V架构上实现.     

基于Kubernetes的RISC-V异构集群云任务调度系统

随着在云计算领域得到广泛的应用和关注,集群容器编排管理平台Kubernetes已广泛应用于容器化应用服务的自动部署和发布、应用弹性扩展和回滚更新、故障检测和自我修复等服务场景.第5代精简指令集计算机(fifth-generation reduced instruction-set computer, RISC-V)具有精简化、模块化、可扩展和开源4大技术特点和优势,已经得到学术界和工业界的广泛关注.本文立足于Kubernetes生态和RISC-V生态的协同研究点,为Kubernetes调度器提供异构指令集架构(instruction set architecture, ISA)的云服务任务调度支持.本文通过对生产环境中RISC-V指令集架构的各类计算任务需求进行了量化分析,发现现有的集群容器编排平台Kubernetes不具备调度RISC-V指令集架构的计算任务的能力,尤其是其调度算法无法利用RISC-V用户自定义的可扩展指令集架构特性提供高性能的可靠服务.为解决上述问题,本文提出了一种创建时调度的ISAMatch模型,综合考虑指令集亲和性、同种指令集架构节点数量和节点资源利用率等多个方...     

RISC-V特权架构配置的硬件实现影响研究

RISC-V指令集的模块化设计,能够适用于从低功耗设备到高性能处理器等多个领域.RISC-V特权架构涵盖了系统中除非特权指令集以外的所有内容,包括特权指令以及运行操作系统和连接外部设备所需的附加功能.基于特权架构,分为32位和64位两类,涵盖特权等级、异常处理、物理内存保护、基于页面的虚拟内存和性能计数器等模块的32种配置,探索特权架构配置在不同应用场景下对功能和硬件资源开销的影响.在实现方式上,采用参数化配置来选择系统的特权架构.实验结果表明,根据配置的特权架构不同,在采用相同非特权体系结构的情况下,最多会有28.63%的面积和40.83%的功耗差异.     

RISC-V MCU的FreeRTOS移植与应用开发

具有相同的RISC-V指令集的处理器实现并不相同.本文将针对基于RISC-V开源指令集的处理器芯片GD32VF103 MCU,介绍FreeRTOS在IAR EWRISC-V编译和开发环境下的移植过程.采用RTOS后,嵌入式系统很难监控系统的运行时行为、发现应用存在的问题,本文基于Tracealyzer分析工具直观地跟踪...     

基于RISC-V架构的强化学习容器化方法研究

RISC-V作为近年来最热门的开源指令集架构,被广泛应用于各个特定领域的微处理器,特别是机器学习领域的模块化定制.但是,现有的RISC-V应用需要将传统软件或模型在RISC-V指令集上重新编译或优化,故如何能快速地在RISC-V体系结构上部署、运行和测试机器学习框架是一个亟待解决的技术问题.使用虚拟化技术可以解决跨平台...     

基于RISC-V的数据安全指令

RISC-V是基于精简指令集原理建立的免费开放指令集架构, 具有完全开源、架构简单、易于移植、模块化设计等特点. 随着网络高速发展, 安全风险无处不在, 利用RISC-V的可扩展特性是一种非常有效地提升RISC-V设备安全的方式. 因此, 本文针对RISC-V自定义指令的安全能力, 结合可信计算、流密码技术, 设计了简单高效的RISC-V自定义指令, 实现基于可信基的数据安全存储功能, 并依托GNU编译工具链实现对自定义指令的编译支持, 在模拟器上测试应用程序对自定义指令的调用执行. 该指令充分结合可信计算与流密码的安全特性, 可实现较强的安全性.     

支持RISC-V向量指令的汇编器设计与实现

Vector computing can effectively improve the computing efficiency of computers and reduce unnecessary hardware overhead. With the improvement of CPU computing capability, the expansion of register number, and other hardware development trends, vector computing has becoming one of the widely used technologies to improve the CPU performance. The RISC-V architecture, which is highly focused on, also needs vector technology to improve the architecture performance. The open source RISC-V assembler only support standard instructions, and does not support vector instructions until now. In order to support RISC-V vector instructions, this paper details the design and implementation of RISC-V assembler supporting vector instructions.     

Enhancing instruction scheduling with a block-structured ISA

It is now generally recognized that not enough parallelism exists within the small basic blocks of most general purpose programs to satisfy high performance processors. Thus, a wide variety of techniques have been developed to exploit instruction level parallelism across basic block boundaries. In this paper we discuss some previous techniques along with their hardware and software requirements. Then we propose a new paradigm for an instruction set architecture (ISA):block-structuring. This new paradigm is presented, its hardware and software requirements are discussed and the results from a simulation study are presented. We show that a block-structured ISA utilizes both dynamic and compile-time mechanisms for exploiting instruction level parallelism and has significant performance advantages over a conventional ISA.     

RISC-V向量指令集的Compute Library函数库移植

ARM Compute Library是一类针对ARM Cortex-A系列CPU处理器和ARM Mali系列GPU特定优化的软件算法函数库,内部实现了卷积滤波器、卷积神经网络等算法,并且使用Cortex-A CPU NEON、Mali GPU的SIMD技术加速算法运行.RISC-V指令集作为一种开源的指令集,目前发布...     

基于RISC-V的新型硬件性能计数器

经过多年的发展,X86架构与ARM架构的处理器逐渐分别占据了桌面端和移动端市场的主导地位.虽然无论从技术角度还是从生态体系方面,这两类架构的处理器性能越来越高,但是由于其指令集臃肿、技术复杂、授权困难等原因,使得开发这两类架构的处理器的门槛较高.研究院所还没有一个合适的指令集用于体系结构的研究和创新.RISC-V指令集的开源使得这一局面得以缓解.其具备精简、开源、敏捷开发等特点引起了工业界与学术界的广泛关注与积极参与.性能计数器(Hardware Performance Counter,HPC)是处理器研究和性能调优的重要工具.由于RISC-V制定的标准性能计数器的可拓展性欠佳、可同时捕获事件的数量有限等不足,本文提出一种新的基于RISC-V的分布式硬件性能计数器.本文使用Genesys2开发板作为实验平台,将这种性能计数器适配到lowRISC-v0.4开源SoC项目上,完成了对该设计方案的验证与评估.该性能计数器只占用3个控制状态寄存器(Control and Status Registers,CSRs)就可以同时捕获比标准的性能计数器多近乎一个数量级的事件,在RISC-V处理器的性能分析、结构优化、侧信道攻防等方面为研究者提供了翔实的统计数据.     

IMPULP: A Hardware Approach for In-Process Memory Protection via User-Level Partitioning

In recent years many security attacks occur when malicious codes abuse in-process memory resources.Due to the increasing complexity,an application program may call third-party code which cannot be controlled by programmers but may contain security vulnerabilities.As a result,the users have the risk of suffering information leakage and control flow hijacking.However,current solutions like Intel memory protection extensions(MPX)severely degrade performance,while other approaches like Intel memory protection keys(MPK)lack flexibility in dividing security domains.In this paper,we propose IMPULP,an effective and efficient hardware approach for in-process memory protection.The rationale of IMPULP is user-level partitioning that user code segments are divided into different security domains according to their instruction addresses,and accessible memory spaces are specified dynamically for each domain via a set of boundary registers.Each instruction related to memory access will be checked according to its security domain and the corresponding boundaries,and illegal in-process memory access of untrusted code segments will be prevented.IMPULP can be leveraged to prevent a wide range of in-process memory abuse attacks,such as buffer overflows and memory leakages.For verification,an FPGA prototype based on RISC-V instruction set architecture has been developed.We present eight tests to verify the effectiveness of IMPULP,including five memory protection function tests,a test to defense typical buffer overflow,a test to defense famous memory leakage attack named Heartbleed,and a test for security benchmark.We execute the SPEC CPU2006 benchmark programs to evaluate the efficiency of IMPULP.The performance overhead of IMPULP is less than 0.2%runtime on average,which is negligible.Moreover,the resource overhead is less than 5.5%for hardware modification of IMPULP.