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由于BP算法中的非线性运算较复杂,实现中通常采用Min-Sum近似简化译码算法.针对译码过程中需要存储大量信息的问题,本文提出了一种基于Min-Sum近似算法的QC-LDPC译码器.通过重新安排Min-Sum近似算法中的运算,并将校验节点信息以一种压缩冗余的形式表示,大大减少了译码器所需的存储空间.针对QC-LDPC码校验矩阵准循环的特性,译码过程中以块为单位对信息进行更新,且可以实现多种消息传递调度策略.为进一步减少存储空间,对变量节点信息采用了非线性量化,根据密度演进理论对量化规则进行了优化. 相似文献
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针对QC_LDPC码的短环对码性能的重要影响,采用了1种围数为8的QC_LDPC码设计。算法首先分别对3个不同的子矩阵进行移位运算,每个子矩阵分别与它们移位后生成的子矩阵共同组合形成1个新的子矩阵,然后再将新生成的3个子矩阵组合成1个矩阵构成基阵,最后将该矩阵转置后用单位矩阵及其移位矩阵随机扩展即可得到所需校验矩阵。根据该校验矩阵的特殊结构,采用分层迭代译码算法,选用Altera公司的Stratix III系列FPGA,实现码率为1/2、码长为3456的正规(3,6)QC_LDPC码译码器的布局布线。 相似文献
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循环移位置换单元是准循环LDPC码的部分并行译码器的重要组成部分。该文研究并证明了Reverse Banyan交换结构在实现信息循环移位时各个基本交换单元的连接规律。基于该规律设计了基于可预置选路算法的无阻塞循环移位置换结构。相比Benes交换结构和Reverse Banyan交换结构,提高了信息循环移位交换的速率,且占用较少的硬件资源和面积。最后设计了一个出线转换单元,该单元适用于各种循环移位交换结构。 相似文献
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高码率LDPC码译码器的优化设计与实现 总被引:1,自引:0,他引:1
本文以CCSDS推荐的7/8码率LDPC码为例,提出了一种适于高码率LDPC码译码器的硬件结构优化方法。高码率的LDPC码通常也伴随着行重与列重的比例较高的问题。本方法是在拆分校验矩阵的基础上,优化常用的部分并行译码结构,降低了高码率LDPC码译码时存在的校验节点运算单元(CNU)与变量节点运算单元(VNU)之间的复杂度不平衡,并由此提高了译码器的时钟性能。实验证明,本文方案提供的结构与常用的部分并行译码结构相比,节省硬件资源为41%;采用与本文方案相同的硬件资源而未经矩阵拆分的部分并行译码方案的码速率为本文方案的75%。 相似文献
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该文给出了由汉明分量乘积码构造广义低密度(GLD)码的一般方法。基于所得稀疏矩阵的二分图,并结合分组码与低密度校验(LDPC)码的译码算法,设计出一种新颖的可用于乘积码迭代译码的Chase-MP算法。由于所得二分图中不含有长度为4和6的小环,因而大大减少图上迭代时外信息之间的相关性,进而提高译码性能。对加性高斯白噪声(AWGN)及瑞利(Rayleigh)衰落信道下,汉明分量 (63,57,3)2 乘积码的模拟仿真显示,该算法能够获得很好的译码性能。与传统的串行迭代Chase-2算法相比,Chase-MP算法适合用于全并行译码处理,便于硬件实现,而且译码性能优于串行迭代Chase-2算法。 相似文献
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针对不可分层LDPC码无法采用分层译码算法的问题,设计了一种新型的LDPC码分层译码器。与传统分层译码器的结构不同,新结构在各层间进行并行更新,各层内进行串行更新。通过保证在不同分层的同一变量节点不同时进行更新,达到分层译码算法分层递进更新的目标。选用Altera公司的CycloneⅢ系列EP3C120器件,实现码率3/4,码长8 192的(3,12)规则不可分层QC-LDPC码译码器的布局布线,在最大迭代次数为5次时,最高时钟频率可以达到45.44 MHz,吞吐量可以达到47.6 Mbps。 相似文献
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该文研究码率兼容LDPC码的打孔问题。Ha等人研究LDPC码打孔时提出的Grouping和Sorting方案使低k-SR节点的数目最大化,它相对于随机打孔有了很大增益,但此方案只保证有一个存活校验节点。该文研究多个存活校验节点的作用,提出MSCN打孔方案最大化打孔节点的存活校验节点数。AWGN信道上的仿真结果显示,低码率时MSCN方案具有比Grouping和Sorting方案更为优越的性能。理论推导及实验结果均表明,码率兼容LDPC码打孔时,多个存活校验节点有益于译码性能的提升。 相似文献
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基于FPGA有限域构造的QC-LDPC分层译码器设计 总被引:1,自引:0,他引:1
针对QC-LDPC码的Tanner图中存在的短环,尤其是4环,对迭代译码性能产生不利影响的问题,寻找到一种有限域乘群构造法,该方法构造的QC-LDPC码的Tanner图中不存在任何4环。基于此方法构造的码长为3 060,码率为的(3,12)规则QC-LDPC码,选用Altera公司StratixII系列的EP2S60F484C4器件,对其实现了分层译码器硬件结构的设计。实现结果表明,在最大迭代次数为5时,时钟频率最高可达35.38 MHz,吞吐量达到92.27 Mbit·s-1。 相似文献
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由于LDPC码具有译码复杂度低,纠错性能好等众多优点,WiMAX 802.16e标准已将 LDPC 码作为OFDMA物理层的一种信道编码方案.本文采用从最小距离和码重分布的角度来研究LDPC码的纠错性能,深入研究了估计LDPC码距离特性的ANC算法,并利用此算法估测出几组LDPC码的最小距离.结果验证了ANC算法的正确... 相似文献
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本文提出了两种可编程光延时线(PODL)的实现结构,该结构具有一致性好便于集成等特点。采用PODL组成了适用于FO-CDMA全光素数序列码的编译码器,具有较好的实用指导意义 相似文献
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在极化码置信( BP)译码的因子图中,当承载确定信息的节点的对数似然信息计算错误时,可以被检测到。此时,对于因子图中参与该似然信息计算的节点,引入一个修正参数,以修正该节点承载的信息的对数似然信息。修正参数可以由密度进化的高斯近似算法得到。给出了置信译码原理及相应的改进算法,最后给出了复杂度分析和性能仿真。数据结果表明,在牺牲很小的复杂度的条件下,相比原算法,修正算法能够获得0.2 dB左右的比特信噪比增益。 相似文献
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This paper proposes two kinds of complexity‐reduced algorithms for a low density parity check(LDPC) decoder. First, sequential decoding using a partial group is proposed. It has the same hardware complexity and requires a fewer number of iterations with little performance loss. The amount of performance loss can be determined by the designer, based on a tradeoff with the desired reduction in complexity. Second, an early detection method for reducing the computational complexity is proposed. Using a confidence criterion, some bit nodes and check node edges are detected early on during decoding. Once the edges are detected, no further iteration is required; thus early detection reduces the computational complexity. 相似文献