功耗约束下的3D多核芯片芯核级测试调度算法

三维堆叠集成电路测试中的一个关键的挑战是在功耗约束下,在绑定前测试和绑定后测试中,协同优化测试应用时间和测试硬件开销。将传统的二维芯片的绑定前和绑定后测试调度方法运用于三维堆叠集成电路的测试调度会导致测试应用时间的延长。我们分别针对未堆叠的集成电路和N(N≥2)层芯片堆叠的3D-SICs,提出了一种功耗约束下的测试调度优化算法。在ITC’02基准电路的实验结果表明,算法在功耗约束下,测试应用时间和测试数据寄存器个数分别减少多达33.8%和28.6%,证明算法能有效地权衡测试应用时间和硬件开销。     

支持内嵌IP芯核测试的片上网络路由器技术研究

微系统芯片测试中一个主要问题是对内嵌IP芯核的测试存取。对于基于片上网络的微系统芯片,可复用片上网络测试内嵌IP芯核,提出了支持内嵌IP芯核测试的片上网络路由器结构,分析讨论了测试模式下的无拥塞路由算法,片上网络路由器分析模型以及在片上网络平台上的测试存取链配置方法。使用VHDL硬件描述语言实现了在FPGA芯片中可综合的二维Mesh片上网络,建立了片上网络测试平台,可用于分析被测芯核的测试时间和路由/交换算法。最后,使用测试基准电路集ITC’02中的微系统芯片基准电路d695进行了实验验证。     

基于NSGA-Ⅱ算法的SoC测试多目标优化研究

在系统芯片SoC测试中,测试时间与测试功耗是两个互相影响的因素.多目标进化算法能够处理相互制约的多目标同时优化问题.在无约束条件下,对SoC测试时间与测试功耗建立联合优化模型,并采用多目标进化算法中的改进型非劣分类遗传算法(Non-dominated sorting genetic algorithm Ⅱ,NSGA-Ⅱ...     

SoC芯片内嵌模数转换器的验证测试

如何对系统芯片(SoC)中内嵌的模数转换器进行验证测试,是集成电路测试技术研究的重点和难点之一.对一款应用于有线数字电视传输中信道解调解码芯片中内嵌模数转换器的测试方法进行了研究,在分析芯片功能和引脚的基础上,列出了具体的测试夹具开发方案和电路引线图,针对内嵌式ADC的特点,给出了测试向量中测试矢量的时序关系,根据时序...     

基于IEEE 1500标准的IP核测试壳设计

随着集成电路规模的不断扩大,基于IP核复用的SOC设计技术被广泛应用,但是由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难。IEEE1500标准设立的目标是标准化IP核提供商与用户之间的测试接口,简化核测试信息的复用。本文在研究IEEE1500标准的硬件结构基础上,讨论了1500的测试指令集,然后以基准电路集ISCAS89中的s349时序电路为例,对其进行全扫描设计之后,详细说明了基于IEEE1500标准的IP核测试壳各部分的设计过程,最后通过仿真实验,验证了在不同测试指令和故障模式下,测试壳的有效性。     

基于普通测试仪的集成电路瞬态电流测量分析系统

搭建的一套基于普通集成电路测试仪的集成电路瞬态电流测量-采集-分析系统满足了集成电路瞬态电流采集高速、处理数据量大的要求.它在测试仪提供的电源与被测件电源引脚间串联一个电阻,由2GSa/s的混合信号示波器采集电阻电压,由软件产生激励图形和处理数据,提高了系统的集成性和数据处理能力,改造成本低,并成功用于一个加法器芯片的功耗测试.     

TSV数量限制下的3D NoC测试优化方法

针对TSV数量限制下的3D No C测试,如何在功耗约束条件下充分利用有限的TSV资源快速地完成3D No C测试,这属于NP难问题,采用基于云模型的进化算法对有限的TSV资源进行位置寻优,以及对通信资源进行分配研究,在满足功耗约束以及路径不冲突条件下调度测试数据,以实现芯核的最大化并行测试,减少测试时间。以ITC’02测试标准电路作为实验对象,实验结果表明,本文方法可以有效地进行TSV的位置寻优以及资源的合理分配,从而提高TSV利用率,减少测试时间。     

基于IEEE 1500标准的IP核内建自测试设计

针对内建自测试（BIST）技术在SoC测试上的应用问题,提出了一种在IEEE 1500标准下对IP核的BIST设计方法。该方法根据IEEE 1500标准的测试结构和规范研究讨论了测试壳的各个组成单元,实现了测试壳在各种工作模式下的指令操作,并结合BIST的工作原理设计了测试控制器的结构和工作流程。最终以8位超进位加法器为例,在Quartus II环境下对整个测试系统进行了功能验证。验证结果表明,IEEE 1500测试壳可在BIST控制器作用下正确完成指令和数据传输,本设计对IP核的测试功能有效可行。     

信号反弹作用下的3D-SIC过硅通孔测试结构

三维堆叠集成电路(3D-SIC)主要采用过硅通孔(through silicon via,TSV)技术来实现电路在垂直方向上的互连,但TSV在制造过程或绑定后阶段都有可能出现失效,导致整个芯片无法正常工作。针对通过TSV绑定后的3D芯片,利用信号在导体中传输的不可逆性,在测试信号发送端施加两次不同测试激励,在其他层的测试信号接收端增加反弹模块,再利用触发器和多路选择器将两次反馈结果进行比较,实现针对TSV的测试。实验结果表明,180nm CMOS工艺下,与同类方法比较,提出的测试结构面积和测试平均功耗分别减少59.8%和18.4%,仅仅需要12个测试时钟周期。有效地证明了结构具有面积和时间开销较小,功耗较低的特性。     

基于测试集主成分的变换-拆分法提高编码压缩率

芯片测试是防止缺陷或故障芯片流入市场的有效手段。 在测试应用中,将大规模测试向量通过芯片引脚传输到片上系 统。 在有限芯片引脚下,测试应用时间主要取决于测试向量传输时间。 编码压缩在不提供被测电路信息条件下减少测试向量 传输时间,同时节约测试向量存储空间,因而被广泛应用于压缩由测试向量组成的测试集,然而编码压缩未能充分挖掘测试集 特征,导致编码压缩效果不佳。 针对该问题,提出一种基于测试集主成分的变换-拆分方法,使主流编码压缩效果显著。 该方法 首先提取能代表测试集特征的主成分,然后利用这些主成分作为向量构造出一个矩阵。 该矩阵与位流经过数学中的矩阵变换 即可将测试集拆分成主分量集和残差集。 相比原测试集,残差集有更好的可压缩性,而主分量集可片上压缩,不占用传输时间。 对 ISCAS’89 部分标准电路的实验结果表明,该方法下的最高平均压缩率达到 80. 53%,与最先进的变换-拆分法相比,不同编 码下的平均压缩率都有提高,且最大提高幅度为 5. 27%。     

一种针对3D芯片的BIST设计方法

提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结构与整体结构,通过向量调整技术,设计既能用于底层电路绑定前测试又能用于整体3D芯片绑定后测试的BIST结构。给出了一种针对3D芯片的BIST设计方法,与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统3D BIST方法同样故障覆盖率的条件下,3D平面面积开销相比传统设计方法减少了6.41%。     

三维分段分层法用于光滑实心转子异步电机参数计算与性能分析

实心转子异步电机转子中复杂的三维非线性涡流场计算是分析电机性能的基础,而采用三维有限元分析的计算量十分庞大。提出了一种三维分段分层法计算实心转子磁场,可考虑定转子铁心磁路饱和、转子端部效应的影响,且计算量小。定子铁心磁路饱和采用波幅系数以及饱和系数予以考虑。对于转子磁路饱和以及转子端部对涡流分布的影响,将实心转子沿轴向分段、径向分层,各段、各层的磁导率互不相同,每段采用分层理论递推求解磁场量。转子表面磁场强度的收敛边界由定子电流给出,依据转子柱面和两个端面进入转子的能量计算等效转子阻抗,迭代求解转子磁场及阻抗参数,直至收敛。在不同工况下比较了三维分段分层法的计算结果与样机实验结果,两者较为吻合。可以采用这种算法计算光滑实心转子电机参数并分析性能,为设计优化电机提供依据。     

基于扫描链平衡的3D SoC测试优化方法

三维芯片由于其高性能和低功耗越来越受到人们的欢迎。SoC技术是把一个完整的系统集成到单个(或少数几个)芯片上,从而实现整个系统功能复杂的集成电路。以细粒度划分的3D SoC实现了真正意义上的3D芯核。它降低了单个芯核内的局部和全局互连线的长度,在功耗和性能方面会有很大的改进。但是随着划分层数的不同,测试开销也会发生变化。本文通过扫描链平衡提出考虑测试时间和测试存储的测试开销函数,以便找到最优的划分层数。在ITC’02基准SoC集上的实验结果表明,通过扫描链平衡技术后得到的测试开销比普通测试开销最高降低了19.9%。     

基于AVR单片机的电力变压器试验自动测试装置的设计与实现

设计并实现了一款基于AVR单片机的电力变压器试验自动测试装置,详细介绍了该测试装置的硬件实现方案和软件设计思路。本测试装置采用高速、高精度的A/D转换芯片MAX1320,并以AVR单片机ATmega128为核心,不仅实现了对电力变压器空载试验和负载试验的自动测试,提高了效率,避免了人为误差,而且具有体积小、成本低的优点。     

基于改进量子进化算法的3D NoC测试TSV优化

针对硅通孔(through-silicon-via,TSV)的生产成本高,占用面积大等问题,首先对三维片上网络(3D NoC)进行测试规划研究,将测试规划得到的最短测试时间作为约束条件,采用改进的量子进化算法优化测试占用的TSV数量,将各层的TSV按照需求进行配置,并将TSV合理有效地分配给各个内核,以在有限的TSV数量下,降低硬件开销,提高利用率,同时,探讨TSV的分配对测试时间的影响。算法中,引入量子旋转门旋转角动态调整策略和量子变异策略,以提高算法的全局寻优能力和收敛速度,避免陷入局部最优解。将ITC’02基准电路作为仿真实验对象,由实验结果可得,本算法能够快速地收敛到最佳解,有效的减小了测试时间,优化了TSV数量,提高了TSV的利用率。     

基于面向对象技术的变压器三维图形建模

随着当前电力系统对运行信息全景化的要求不断提高,电力设备信息在全生命周期管理、远程故障诊断、三维可视化等方面的重要性也日益增强.文中在研究面向对象的三维信息模型基础上,结合电力企业公用信息模型,以变压器为例进行了面向对象的三维信息扩展建模,构建了符合公共信息模型(CIM)标准的电力设备三维信息模型包,提出了一种面向对象的三维CIM(OCIM3D).在变压器三维模型的基础上,对OCIM3D的建模流程进行了介绍和实践,验证了其可行性,为电力设备的OCIM3D提供了一种具有通用性的建模方法.     

混合式光电电流互感器数据采集系统的设计

设计了一种混合式光电电流互感器数据采集系统。采用16位微功耗高速A／D芯片ADS8325及控制器件EPM240Z芯片设计了硬件电路,给出了A／D控制程序流程、仿真波形,并分析了测试结果,测量精度符合IEC0．2级标准。该系统具有低功耗、高性能及良好的电隔离性。     

铁心异常时基于异频电流激励法的定子铁心损耗试验分析

为防止发电机在运行中因片间绝缘损坏,造成短路,引起局部过热,甚至危及机组的安全运行,需要对发电机的定子铁心进行损耗试验。对于试验方案在进行大型机组试验时存在绕线困难等问题,提出了一种采用异频电流激励法进行发电机定子铁心损耗试验的方法。建立铁心存在短路缺陷情况下的有限元仿真模型,通过对比工频大电流激励和异频小电流激励下铁心的发热情况,论证了异频小电流可以替代工频大电流进行铁心损耗试验。     

新型三维空间矢量脉宽调制在三相四线系统中的应用

提出了一种应用于三相四线系统的三维空间矢量脉宽调制(3D SVPWM)方法。介绍了三维空间中电压矢量的分布以及空间矢量脉宽调制的实现方法。与以往基于二维算法的空间矢量脉宽调制不同，在三维空间矢量调制中，有8个不同的空间电压矢量对应于8组开关模式；零矢量的作用也不再局限于减小开关损耗、优化开关序列，还可以用来补偿中线电流。这种新型的空间矢量脉宽调制方法被用在三相四线系统中的并联电能质量补偿设备中，用来控制一个三桥臂逆变器，实现对电流谐波和中线电流的补偿。文中给出了仿真实验的结果，并与传统滞环控制方法的实验结果进行了比较，验证了该方法的正确性，以及具有在较低开关频率下达到较好的补偿效果的优点．