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Akihiko Oginuma 《中国电子商情》2007,(8):56-59
随着数据速率的提高.时钟抖动分析的需求也在与日俱增。在高速串行数据链路中.时钟抖动会影响发射机、传输线和接收机的数据抖动。保证时钟质量的测量也在不断发展。目前的重点是针对比特误码率.在时钟性能和系统性能之间建立直接联系。我们将探讨参考时钟的作用和时钟抖动对数据抖动的影响. 相似文献
2.
Akihiko Oginuma 《世界电子元器件》2007,(8):76-78
简介
随着数据速率的提高,时钟抖动分析的需求也在与日俱增。在高速串行数据链路中,时钟抖动会影响发射机、传输线和接收机的数据抖动。保证时钟质量的测量也在不断发展。目前的重点是针对比特误码率,在时钟性能和系统性能之间建立直接联系。本文将探讨参考时钟的作用和时钟抖动对数据抖动的影响,并讨论在E5052B信号源分析仪(SSA)上运行的Agilent E5001A精确时钟抖动分析应用软件所配备的全新测量技术。 相似文献
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Akihiko Oginuma 《电信网技术》2007,(7):68-71
1引言
随着数据速率的提高,时钟抖动分析的需求也在与日俱增。在高速串行数据链路中,时钟抖动会影响发射机、传输线和接收机的数据抖动。保证时钟质量的测量也在不断发展。目前的重点是针对比特误码率,在时钟性能和系统性能之间建立直接联系。本文将探讨参考时钟的作用和时钟抖动对数据抖动的影响,并讨论在E5052B信号源分析仪(SSA)上运行的Agilent E5001A精确时钟抖动分析应用软件所配备的全新测量技术, 相似文献
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提出了基于DDS的带抖动时钟信号产生算法,介绍了其实现原理,分析了产生的带抖动时钟信号在频域和时域的性能,并通过仿真验证。使用该设计的抖动信号源产生带有O.172所规定的抖动频率及幅度范围的低频带抖动信号可对数字设备进行抖动性能的测试。 相似文献
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数字通信系统中,时钟抖动是影响通信质量的因素之一,在系统设计、设备研制、工程验收等各环节抖动指标是必须考虑的.本文介绍了通信中常用的抖动概念、分类、度量指标和测试方法,并对时钟设备抖动指标测试进行了描述.最后对抖动测试的发展方向进行了展望. 相似文献
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提出了基于正交调制技术的带抖动时钟信号产生算法,介绍了正交调制原理的实现框图,利用DDS技术产生两路正交基带信号,然后正交调制到中频信号上。该方法缓解了采样频率的压力,并可以输出较高频率的抖动信号。使用该设计的抖动信号源产生带有0.172所规定的抖动频率及幅度范围的中高频带抖动信号可对数字设备进行抖动性能的测试。 相似文献
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高速ADC的低抖动时钟设计 总被引:5,自引:0,他引:5
本文首先分析了采样时钟抖动对ADC信噪比性能的影响,然后指出产生时种抖动的原因,最后给出了两种实用的低抖动采样时钟产生方案:基于低相位噪声VCO(压控振荡器)的可变采样时钟的产生及基于极低相位噪声温度补偿晶振的非可变采样时钟的产生。 相似文献
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相位噪声和抖动是考量周期信号性能最常用的2个指标。介绍了相位噪声和抖动的概念,详细分析了两者之间的联系,设计了一个低抖动的标频时钟模块,测试结果表明均方根(RMS)周期抖动≤250 fs。 相似文献
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时钟抖动对中频线性调频采样及脉冲压缩影响的研究 总被引:2,自引:0,他引:2
时钟抖动是模数转换过程中影响信号信噪比的最主要因素之一。该文从时域连续信号角度出发,按照高斯随机过程模型,分析了时钟抖动对基带和中频线性调频信号信噪比的影响并给出了近似公式。结合量化噪声的影响,可定量计算影响信噪比各因素之间的关系。仿真结果表明适用于模数转换后所得离散数字信号信噪比计算。合成孔径雷达经过脉冲压缩得到图像,为了抑制旁瓣需要使用窗函数加权,分析了时钟抖动在加窗前后对脉冲压缩时峰值旁瓣比和积分旁瓣比的影响。最后讨论了一些减小时钟抖动的具体措施。 相似文献
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基于FPGA的高频时钟的分频和分配设计 总被引:2,自引:0,他引:2
介绍了为PET(正电子发射断层扫描仪)的前端电子学模块提供时间基准而设计的一种新型高频时钟扇出电路。该电路利用FPGA芯片来实现对高频时钟的分频与分配,并用LVDS传输标准对生成的多路时钟信号进行传输,从而最大程度地减少了输出各路时钟之间的延时偏差,同时利用低压差分信号的传输特性增强了信号的抗干扰能力。文章给出了采用VHDL语言编写的时钟电路程序代码。 相似文献
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在中频直接采样系统中,采样时钟的抖动问题是带通采样的一个关键问题。研究了带通采样时钟抖动对系统的影响,介绍了带通采样时钟沿抖动的产生极其直观影响,分析带通采样时钟沿抖动对解调性能的影响,并仿真验证了理论分析的正确性。结合典型的调制编码方式对带通采样时钟沿抖动范围提出了要求,为带通采样的设计及实现提供了依据。 相似文献
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锁相环在处理器时钟设计中的应用 总被引:2,自引:1,他引:1
文章先进讲述了锁相环的基本原理以及相关的数学基础,接着介绍了经典锁相环在高性能处理器时钟产生中的应用,并对模拟压控振荡器的类型以及噪声类型及其抑制两方面作了小结,随后介绍了新发展的全数字锁相环在时钟产生的应用,最后总结全文对两种锁相结构性能特征以及锁相技术发展趋势作了介绍。 相似文献
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ASIC系统中跨时钟域配置模块的设计与实现 总被引:2,自引:0,他引:2
本文概述了ASIC系统中跨时钟域配置模块的多种设计方案以及实现方法。并且着重对分析由于跨时钟域带来的异步时钟问题进行了分析,提出了避免“潜在逻辑错误”发生的解决方案。同时研究了设计方案对后端实现中可能出现的影响,避免了不合理的前端设计给后端实现带来的困难。 相似文献
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This paper presents a detailed study of the clock jitter error in multi-bit continuous-time ΣΔ modulators with non-return-to-zero feedback waveform. It is demonstrated that jitter-induced noise power can be separated into two main components: one that depends on the modulator loop-filter transfer function and the other dependent on input signal parameters, i.e. amplitude and frequency. The latter component, not considered in previous approaches, allows us accurately to predict the resolution loss caused by jitter, showing effects not taken into account previously in literature despite the fact that they are especially critical in broadband telecom applications. Moreover, the use of state-space formulation makes the analysis quite general and applicable to either cascade or single-loop architectures. Closed-form expressions are derived for in-band error power and signal-to-noise ratio that can be used to optimize modulator performance in terms of jitter insensitivity. Time-domain simulations of several modulator topologies (both single-loop and cascade) intended for VDSL application demonstrate the validity of the presented approach. 相似文献