RSA高速模乘单元的设计

论文分析了Montgomery算法,利用迭代加法之间的并行性提出了一种流水并行工作的硬件模乘结构。该结构具有时钟频率高,模幂运算时间短的优点,适合于RSA的模幂运算,可以极大提高RSA加密运算的效率,同时其体系结构适合于高阶Montgomery算法的实现。FPGA实现的结果表明,512位的高速模乘单元工作频率74.27MHZ;1024位的高速模乘单元工作频率73.94MHZ。模乘单元的面积与位宽成正比,而工作频率基本不变。基于此结构,512位的RSA运算时间为1.78ms,1024位的RSA运算时间为7.08ms。     

Radix-8 Booth译码Montgomery模乘的RSA算法的设计和硬件实现

提出一种使用Radix-8 Booth译码的Montgomery模乘算法,进一步减少了模乘的中间乘积项个数,提高了模乘的速度.并给出基于该模乘算法的1024位RSA加密硬件的实现方案,其加密速度可达到采用普通Montgomery模乘的RSA加密方案的2倍.在设计方法上使用基于系统级算法的快速设计流程,在系统级设计阶段确定模乘和RSA整体算法的实现方案,并对其评估及优化,缩短了RTL阶段的设计时间,加快了设计思想到硬件实现的转化.实现方案在自行设计的FPGA开发板上通过验证,并进一步转换为ASIC设计综合.     

基于SOPC的RSA密码芯片设计

为了提高RSA密码算法在密码芯片上的实现性能,基于SOPC技术设计了一款RSA密码芯片,完成了NIOS Ⅱ的软硬件协同设计.该硬件系统由处理器、存储模块和自定义指令3部分组成,其关键的模乘模块采用改进的模乘算法和交叉存取设计方案设计实现,显著提高了系统性能.整体设计在ALTERA的CYCLONEⅡ器件上进行了验证与测试,并进行了逻辑综合及布局布线.与传统的RSA密码芯片设计相比,该芯片系统灵活性高,资源占用少.     

基于PCMCIA接口的加密卡的设计与实现

安全PCMCIA加密卡是为具有PCMCIA接口的终端设备(如笔记本电脑和车载终端)提供安全服务的通用密码产品,该系统采用Cygnall公司的高速单片机C8051F120芯片,采用的密码算法包括RSA1024、专用分组密码算法芯片(国产)。本文重点介绍了该系统的结构设计、原理和流程,并给出了硬件的实现方案。     

基于高基阵列乘法器的高速模乘单元设计与实现

蒙哥马利模乘算法是最适合硬件实现的模乘算法,被应用在RSA密码和ECC密码的协处理器设计中.目前性能最高的是高基蒙哥马利模乘算法,分析了高基蒙哥马利算法的实现,提出了一种新的基于高基阵列乘法器的Montgomery模乘高速硬件实现结构,基于这种结构位长为n的比特模乘仅需要约n/w+6个时钟周期,该结构设计的电路只与最小单元有关,在硬件实现时可以大大提高频率,并提高设计的性能,可以设计高速的RSA和椭圆曲线密码大规模集成电路.     

RSA算法的TMS320C54X DSP实现

RSA算法是基于数论的公钥密码体制，是公钥密码体制中最优秀的加密算法，本文介绍RSA算法的基本原理以及用以TMS320C5402芯片为核心的硬件去实现RSA算法；提供了相应的硬件、软件的接口设计，取得了较好的安全性和速度性能。     

低成本的密钥长度可配置RSA密码协处理器VLSI设计

采用基于字运算的高基Montgomery模乘算法，并且应用了改进的流水线组织结构，以较小的硬件开销实现了一个密钥长度最高可达2048bits、速度面积比性能很高的RSA密码协处理器．VLSI实现结果显示：不包含存储器的核心电路规模仅相当于18000等效门；基于0．25μm CMOS工艺，在180MHz的时钟频率下，1024bits的RSA加密速率可达28Kbps．该RSA密码协处理器非常适合于如智能IC卡等面积局限性高、成本敏感的产品中．     

一种有效的RSA算法改进方案

RSA算法的解密性能与大数模幂运算的实现效率有着直接的关系。提出一种RSA算法的改进方案,通过将RSA解密时的一些运算量转移到加密方,并且运用多素数原理使得解密时大数模幂运算的模位数和指数位数减小。实验结果表明该方案不仅提高了RSA密码系统的安全性,而且提升了RSA密码系统解密的性能,且该方案易于并行实现,可使得基于多核平台的RSA系统的性能得到进一步提升。     

基于CRT的低成本RSA芯片设计

提出了一种基于改进的Montgomery算法和中国剩余定理(CRT)的RSA签名芯片的VLSI实现.由于采用了新颖的调度算法,实现了用576b的模乘单元来完成1152b的RSA模幂运算,从而大大降低了芯片面积;此外,CRT的引入使得整个系统的数据吞吐率与传统的1024bRSA系统相当.实验结果显示:芯片完成一次1024b的模幂运算需要约1.2M个时钟周期,而芯片规模在54K个等效门以下;如果系统时钟频率选取40MHz,系统签名速率可以达到30Kbps.     

一种有效的Batch RSA改进算法

Batch RSA算法的解密性能与指数计算阶段的大数模幂运算的实现效率有着直接的关系.针对提升Batch RSA算法的解密性能,提出一种Batch RSA算法的改进方案.提升通过将Batch RSA算法指数计算阶段的一些运算量转移到加密方,并且运用多素数技术使得解密时大数模幂运算的模数位数和指数位数减小.理论分析和实验结果表明该方案不仅提升了批处理RSA算法的解密性能,且该方案易于并行实现,可使得基于多核平台的RSA密码算法的性能得到进一步提升.