IP硬核无损测试技术

针对大量IP硬核精准、快速的测试验证需求,在分析现有IP硬核测试技术的基础上,研究了IP硬核无损测试技术.通过设计模拟用户片上系统(SOC)的通用评估系统,将被测IP硬核嵌入在测试电路中,并引入软硬件补偿结构,对信号时序进行校准补偿,对IP硬核精确输入进行控制和监测.结合外部自动测试设备(ATE)与片上评测电路,实现对IP硬核的功能、性能以及可靠性等的精确验证.实际完成了一款基于片上评测电路的静态随机存储器(SRAM) IP硬核测试设计与验证,实现该IP硬核关键时序参数测试,以数据建立时间这一参数为例,分析了其具体测试方法并得到测试结果.采用该测试技术,IP硬核时间参数的测试精度可达ps级,相较于IP硬核封装后测试,充分体现了结果数据的精确性.     

混合式IRFPA读出电路参数测试系统

读出电路是红外焦平面阵列(IRFPA)的关键组成部分之一。它的质量直接影响到IRFPA的质量,因此读出电路参数的测试非常重要。本系统采用信号模仿的方法,对IRFPA读出电路注入电信号,调节电信号即可模拟不同的测试条件,利用读出电路的输出就可测试其主要参数的技术指标。系统采用虚拟仪器系统的精密数据采集卡(DAQ)和用于数据处理的软件(LabVIEW)来构建出混合式IRPFA读出电路参数测试系统。采集卡对读出电路输出信号进行采集,并利用软件的运算功能模块对采集的数据进行统计运算,就可定量得到各项参数指标,从而判断读出电路性能的好坏。采用本系统对128×128元读出电路进行测试,实验结果表明了系统的可行性,测试结果可以反映读出电路的质量。     

其它计算机理论与技术

本文介绍了一种检测数字电路中多重故障用的基于人工神经网络(ANN)的技术。该技术使用不同数量的由故障真值表中产生的随机选择的电路数据。真值表通过在电路中插入随机单个固定型故障而构成。文中描述了采用该技术的诊断流程和 ANN 结构及由样电路产生的测试结果。结果表明,当测试数据选择流程受电路测试矢量指导时,可得到紧凑、高效灵活的ANN 结构。参11     

红外探测器高性能读出电路的研究

设计了一种高性能电容反馈跨阻放大器(CTIA)与相关双采样电路(CDS)相结合的红外探测器读出电路。该电路采用CTIA电路实现对微弱电流信号的高精度读出,并通过CDS电路抑制CTIA引入的固定模式噪声(FPN),最后采用失调校正技术减小CDS引入的失调,从而减小了噪声对电路的影响,提高了读出电路的精度。采用特许半导体(Chartered)0.35μm标准CMOS工艺对电路进行流片,测试结果表明:在20pA～10nA范围内该电路功能良好,读出精度可达10bit以上,线性度达97%,达到了设计要求。该读出电路可用于长线列及面阵结构红外探测系统。     

光通信系统2.5Gbps双环结构CDR电路设计

本文论述了基于锁相环(PLL)技术的2.5Gbps数字时钟恢复(CDR)电路的实现,采用LC谐振结构实现了优异的抖动性能指标.测试结果表明,本电路可以用作光通信系统STM-16光口侧下行数据的中继和再生.     

基于FPGA的SRAM测试电路的设计与实现

文中介绍了一个基于Altera DE2开发板的面向字节的(Word-Oriented)SRAM测试电路的设计与实现.其测试算法采用了分为字内和字间测试两部分的高故障覆盖率的March C-算法;设计的测试电路可由标准的JTAG接口进行控制.本文设计的测试电路可以测试独立的SRAM模块或者作为内建自测试(BIST)电路测试嵌入式SRAM模块.     

相变存储器中灵敏放大器的设计

设计了一种用于相变存储器(PCRAM)的全对称差分灵敏放大器电路,该电路采用预充电技术、限幅电路和防抖动电阻,具有抗干扰能力强、灵活性好、系统性失配小等优点.基于0.13μm CMOS工艺,设计了一个8 Mb的PCRAM测试芯片,并进行了流片.测试结果表明,设计的电路在读周期为2μs时能达到很好的读出效果.     

双压电膜驱动微小机器人控制器的研究

设计了一种适用于双压电膜驱动的微小型机器人控制器.控制器主要由信号发生电路及高压放大电路组成.信号发生电路采用直接数字信号合成器(DDS)技术及静态随机存储器(SRAM)内存查表技术,利用硬件描述语言(VHDL)和原理图描述方法对现场可编程门阵列器件(FPGA)进行设计,产生的信号通过集成功率运算放大器对机器人进行驱动控制.最后进行了控制器性能测试,完成了该控制器样机的试验.     

高可靠硅基MCM芯片凸点技术研究

介绍了采用芯片凸点和倒装焊技术(FCB)的MCM-Si工艺,重点研究了凸点下金属化(UBM)结构设计对电路可靠性的影响;通过再流焊和可靠性试验,以及凸点拉脱力测试,进行了可靠性评价.采用该工艺制作的电路已达到<混合集成电路通用规范>(GJB2438A-2002)靠性等级的H级.     

CMOS数字锁相环中的自校准技术

提出了一种数字锁相环(DPLL).该电路采用自校准技术,具有快速锁定、低抖动、锁定频率范围宽等优点.设计的锁相环在1.8 V外加电源电压时,工作在60～600 MHz宽的频率范围内.电路采用5层金属布线的0.18 μm CMOS工艺制作.测试结果显示,电路的峰-峰抖动小于输出信号周期(Tout)的0.5%,锁相环锁定时间小于参考时钟预分频后信号周期(Tpre)的150倍.     

一种精确测量AC-DC电源管理类芯片的方法

对于AC-DC电路测试,圆片测试(CP)一般采用开环测试的方法,测试项目较少,从而使CP的测试时间大大减少,提高了测试效率以及测试产能。CP测试的目的是测试基准电压以及输出波形等参数,并对相应参数进行工艺上的修调,使得这些参数达到中心值,保证芯片基本功能的准确;但CP测试并不是应用环境下的芯片状态,所以当AC-DC电路进行成品测试(FT)的时候,通过模拟芯片的应用环境来测试芯片在应用端的参数,从而确保芯片在工作环境中能正常应用,达到检测芯片的目的。主要介绍了AC-DC电路在闭环应用环境下各项参数的测试方法,确保电路功能的稳定性以及可靠性。     

一种适用于Chiplet测试的通用测试访问端口控制器电路设计

在后摩尔时代里，Chiplet是当前最火热的异构芯片集成技术，具有复杂的多芯粒堆叠结构等特点。为了解决Chiplet在不同堆叠结构中的芯粒绑定后测试问题，基于IEEE 1838标准协议，该文提出一种适用于Chiplet测试的通用测试访问端口控制器(UTAPC)电路。该电路在传统测试访问端口(TAP)控制器的基础上设计了Chiplet专用有限状态机(CDFSM)，增加了Chiplet测试路径配置寄存器和Chiplet测试接口电路。在CDFSM产生的配置寄存器控制信号作用下，通过Chiplet测试路径配置寄存器输出的配置信号来控制Chiplet测试接口电路以设置Chiplet的有效测试路径，实现跨层访问芯粒。仿真结果表明，所提UTAPC电路适用于任意堆叠结构的Chiplet的可测试性设计，可以有效地选择芯粒的测试，还节省了测试端口和测试时间资源并提升了测试效率。     

可提高I_(DDQ)可测试性的软件

随着试验工程人员对I_(DDQ)测试优点的进一步了解,I_(DDQ)测试的应用开始得到发展.ATE公司在其产品中增加了I_(DDQ)测量功能,而EDA公司也支持I_(DDQ)测试的产生.采用I_(DDQ)测试可无需增加会减缓研制过程、影响产品性能的扫描电路,同时又能获得较高的质量水平.为了使I_(DDQ)测试更为有效,Cross Check技术公司推出了电流合成模件.该模件比Cross Check公司的Current Test I_(DDQ)测试方法提高了一步,通过消除耗电条件和改进功率管理,进一步改善了IC的I_(DDQ)可测试性.该模件可分析使用标准单元的设计方案,用改进后的电路来代替耗电单元.     

ADC测试中INL与THD之间的关系

随着ADC测试技术的不断发展,码密度直方图技术以及采用正弦波输入的离散傅里叶变换(DFT)频域分析技术已经被广泛应用到ADC的仿真和测试分析中。相对于采用DFT进行频域分析获取ADC的动态性能的复杂性来说,采用码密度直方图的方法能简单地得到微分非线性(DNL)和积分非线性(INL)这两个静态性能指标。文章通过对一个10位ADC的行为级模型的仿真分析,阐述了总谐波失真(THD)与INL之间的内在联系,从而提出了通过对INL的测试来评估ADC的THD性能的方法,对今后ADC电路的测试和评估具有指导意义。     

基于TDC技术的引信回波模拟器距离模拟电路设计

由于引信近距盲区精确测试的需要,设计了引信点目标视频回波模拟器距离模拟电路。该电路采用基于FPGA的时间数字转换(TDC)技术,在单片FPGA内将计数延时技术、TDC技术及精密数控延时技术相结合,对引信发射脉冲包络实现了大范围高分辨率精密数控延时,实现了优于±0.3 m的距离模拟精度。     

用于蓝牙芯片的高斯滤波移频键控。

介绍了一种用于蓝牙芯片的高斯滤波移频键控的设计和测试结果。整个电路由高斯滤波器和移频键控调制器两个模块组成,使用直接数字频率综合(DDFS)技术实现,。设计中采用合理的编码和压缩技术,大大减小了存储输出信号波形的内存的规模。流片采用0.35μmCharter双层多晶四层金属工艺,仿真和测试结果表明电路能够正确实现基带数字信号的调制。整个电路的芯片面积为1mm×0.3mm,电源电压为3.3V,功耗为8.53mW。     

模拟集成电路的边界扫描可测性设计方案

提出了一种基于边界扫描技术的模拟集成电路内建自测试方案。该方案依照IEEE 1149.4边界扫描测试标准, 在添加极少电路元件的基础上, 增加了电路性能测试单元(FTM), 能够充分利用电路系统中已有数模混合资源, 通过控制器内部向被测电路施加激励, 完成模拟集成电路的功能性测试。采用Cyclone II系列芯片EP2C35F672C8实现测试系统设计, 并以模拟集成滤波芯片MAX292为被测核心电路展开实验, 其频率特性的测试结果表明了该测试方案的正确性和系统测试的有效性。     

伪随机测试生成在混合电路参数测试中的应用

混合信号电路在通信、多媒体等领域获得越来越广泛的应用。然而,测试也变得更复杂。传统上对模拟电路的测试采用的是直接功能测试,即直接测量电路的性能参数Z。采用该测试方法,其缺点是测试时间长、测试设备昂贵、且精度差。本文针对这一问题进行研究,详细讨论了利用伪随机技术进行混合信号电路测试的方法。     

真空微电子平板摄像管10×10像素驱动电路的设计与制作

真空微电子平板摄像是一种全新的摄像理论,它采用碳纳米场发射阴极、栅极和阳极(收集极)三极管结构。介绍了真空微电子平板摄像管驱动电路的设计要求、设计思路和电路测试结果,实验中采用的栅极驱动对驱动电路(扫描电路)起到了关键作用。     

低噪声、低功耗微电容读出ASIC设计

针对差分电容式微电子机械系统(MEMS)加速度计,设计了一种低噪声、低功耗微电容读出专用集成电路(ASIC)。电路采用开关电容结构,使用相关双采样(CDS)技术降低电容-电压(C-V)转化电路的低频噪声和偏移电压。通过优化MEMS表头噪声匹配、互补金属氧化物半导体(CMOS)开关和低噪声运算放大器来降低频带内的混叠热噪声。采用电源开关模块和门控时钟技术来降低电路功耗,同时集成自检测电路和温度传感器。采用混合CMOS工艺进行流片加工,测试结果表明,优化后ASIC的电容分辨率为槡1.203 aF/Hz,系统分辨率为0.168 mg(量程2 g),芯片功耗约为2 mW。同时,该ASIC还具有很好的上电特性和稳定性。