低功耗跨导-电容滤波器及其调谐电路的设计

设计了一种以Nauta跨导为单元结构的5阶切比雪夫跨导-电容带通滤波器及其调谐电路.该电路应用于低中频结构的北斗卫星导航接收机射频前端.滤波器的中心频率为4.092MHz,带宽设计为±2.046 MHz.该滤波器采用锁相环结构的片上自动频率调谐电路,用TSMC0.13 μm RF CMOS工艺实现,芯片面积仅为0.24 mm2,可以在低电压下工作,电路总功耗仅为1.68 mW.     

一种Gm-C复数滤波器频率调谐电路

采用TSMC 0.25μm CMOS工艺,设计了一个Gm-C复数滤波器的频率调谐电路。基于PLL锁相技术,利用工作于深线性区的NMOS管和MiM电容组成的环形振荡器检测频率参数偏差,并自动调谐到希望值。仿真和测试结果表明,该电路能将频率偏差降低到3%以下。     

一种用于ZigbeeTM接收机的低功耗Gm-C复数滤波器

采用0.18μm CMOS工艺,设计了用于低中频Zigbee接收机的可自动频率调谐的Gm-C复数滤波器.通过跨导放大器(Gm)按比例设计,解决了核心滤波器与PLL调谐电路的匹配问题,达到好的调谐效果.仿真结果显示:滤波器中心频率为2MHz,带宽2MHz,镜像抑制比大干55dB,群延时小于0.9μs,电流功耗仅为1.5mA.     

一种低功耗自动频率修正的复数滤波器设计

采用当前主流的0.18μm RFCMOS工艺,设计实现了一款低功耗五阶OTA-C复数滤波器电路,该电路应用于低中频结构的GPS射频前端芯片中。滤波器的频率修正电路没有采用基于锁相环的常规结构,而是设计了一种带有频率修正功能的自偏置电流基准,来补偿工艺、温度变化的影响。滤波器的带宽为3MHz,中心频率为4.092MHz,镜像抑制大于30dB,10MHz频率处的阻带抑制大于40dB。滤波器的通带增益为10dB,消耗的总电流为0.8mA,工作电压为1.8V。理论仿真结果和测试结果能够很好地符合。     

低功耗的巴特沃思复数滤波器设计

总结了复数域内的信号处理原理,并介绍了应用于GPS射频前端的低功耗巴特沃思复数滤波器设计实现.该滤波器工作电压为1.5 V,功耗小于1 mW.性能指标为:中心频率4 MHz,3 dB带宽为3 MHz,偏离中心频率1 MHz以内的通带纹波小于0.5 dB,镜像频率处的抑制比为70 dB以上.最后在0.18 μm工艺下实现版图面积为0.5×0.48 mm2.     

一种有源RC复数滤波器的设计方法

提出了一种采用有源RC滤波器实现复数滤波器时可快速确定无源器件参数值的设计方法.设计了一款中心频率为2MHz,带宽为2.4MHz的有源RC复数滤波器,并对自动频率调谐系统进行了分析.     

一种高线性Gm-C复数滤波器的设计

针对低电源电压Gm-C复数滤波器线性度不足的问题,提出了一种使用大信号线性化技术的一阶复数带通滤波器。所提出的复数滤波器使用了不平衡差分对和自适应偏置电路两种线性化技术,通过扩展跨导相对恒定的输入电压范围提高滤波器的线性度。滤波器采用UMC 110 nm CMOS工艺设计,中心频率和带宽分别为2 MHz和1 MHz。Cadence仿真结果显示,在1.2 V电源电压下,滤波器功耗为229μW,镜像抑制比(IIR)为18 dB,线性度(输入三阶交调点IIP3)为9.53 dBm,总谐波失真(THD)为-55.7 dB。该复数滤波器电路结构简单、功耗较低,以期能广泛应用于低电源电压的接收机设计。     

CMOS低中频有源复数带通滤波器设计

设计并实现了基于0.18 μm CMOS工艺的2.4 GHz无线传感网(Wireless Sensor Network)射频接收机低中频有源复数带通滤波器.该滤波器采用基于积分器单元的复数带通滤波器结构,同时实现镜像抑制和信号滤波的功能.仿真结果表明,复数带通滤波器的中心频率为2 MHz,通带带宽为2.4 MHz,通带电压增益约为12.5 dB,镜像抑制大于30 dB,相邻信道阻带衰减大于40 dB,噪声系数小于15 dB,消耗电流为5 mA.通过系统验证,本设计各项性能均满足无线传感网射频接收机的设计要求.     

一种适用于IEEE802.15.4协议的带频率调谐的伪差分Gm-C复数滤波器

本文针对IEEE802.15.4协议的低中频接收机,提出一种CMOS Gm-C复数滤波器。该滤波器采用具有可重构共模反馈和共模前馈功能的伪差分OTA结构。文章还提出一种基于松弛振荡器的频率调谐方法,并对OTA的非线性和频率调谐方法进行了详细分析,分析及测试结果均表明该滤波器能够实现精确调谐的功能。芯片采用标准0.35μm CMOS工艺制作,测试结果显示,滤波器消耗电流2.1mA,带内群延时波动小于0.16μs,2MHz频偏处IRR大于28dB,可以满足IEEE802.15.4协议的要求。     

系统级电流使能控制结构的低功耗设计

电子系统功能的增加相应地使系统的功耗增加 ,而供电电池容量不能同步增加 ,导致电池的寿命很短 ,这个矛盾迫切要求电子系统的低功耗设计。提出了一种系统级电流使能控制结构 ,可广泛地应用在 CMOS数模混合电路中 ,用于实现系统级的低功耗设计。文中给出了系统级电流使能控制结构的具体实施电路 ,详细分析了该电路的工作原理。用 TSMC0 .18μm的 CMOS模型对该电流使能控制结构电路进行了仿真 ,模拟结果表明 ,该控制方法不仅结构简单、功能正确和易于实现 ,而且实现该控制方案所必需的附加电路本身消耗的功耗极低。这一电流使能控制结构是数模混合电路系统中实现低功耗设计的一种有效方法     

片上自动调谐的可编程有源RC滤波器

研制了一款可编程6阶巴特沃斯有源RC滤波器.为提高滤波器中运算放大器的增益带宽积,设计了一种新型的前馈补偿运算放大器.为消除工艺偏差和环境变化对截止频率的影响,设计了一种片上数字控制频率调谐电路,并采用TSMC 0.18 μm CMOS工艺进行了流片.滤波器采用低通滤波结构,测试结果表明,3 dB截止频率为1～32 MHz,步进1 MHz,带内增益0 dB,带内纹波0.8 dB,2倍带宽处带外抑制不小于24 dBc,5倍带宽处带外抑制不小于68 dBc,滤波器等效输入噪声为340 nV/√Hz@1MHz,调谐误差为±3％.滤波器裸芯片面积0.87 mm×1.05 mm.采用1.8V电源电压,滤波器整体功耗小于20 mW.     

一种4 MHz复数滤波器及其自动调谐系统的设计

介绍了一种基于蛙跳式低通滤波器原型综合而成的复数滤波器。该电路具有较低的灵敏度,从而提高了稳定性。滤波器的自动调谐系统具有设计简单、精度易控制等特点,并可在调谐完成后关闭,减少了功耗以及与滤波器的互扰。电路采用0.18μm CMOS工艺设计,滤波器的中心频率为4 MHz,带宽为2 MHz,增益约为0 dB,可达到约53 dB的镜像抑制比,调谐精度可以控制在3%左右,功耗为7.5 mW。     

一种单片集成高精度霍尔传感器的驱动电路

基于0.18 μm BCD工艺,设计并实现了一种片上集成高精度霍尔传感器的驱动电路。该驱动电路利用片上霍尔传感器将磁信号转换成电信号,采用内部放大、失调消除和逻辑控制等技术实现了100 kHz输出频率、83%占空比的PWM驱动信号。该驱动电路的抗干扰能力较强,检测精度高,最低的磁场检测强度达到3.5 mT。     

基于MCP2551的CAN接口电路低功耗设计

分析了基于MCP2551的CAN总线接口电路功耗大的原因,并根据该芯片的应用特点,设计了一种低功耗的CAN总线接口电路,它能够自动检测CAN总线上节点的通信情况,在空闲时自动进入待机模式,从而有效降低了每一个CAN节点的功耗.测试和实践表明:该电路实现方法简单,在不影响正确通信的情况下,功耗仅为改进前的2.2%.本设计也适用PCA82C250、SN65HVD230芯片.     

基于LTCC的小型化中频带通滤波器设计

采用LTCC技术实现滤波器时,大电感值会引起加工复杂、寄生参数多等问题。文中通过部分电路等效法(PEEC)、三角形和星形联结等效变换法,将二阶直接耦合滤波器中的三角形连接电感等效为两个并联的耦合电感,减少了电感数量及感值。使得滤波器的设计复杂程度降低,标准化程度及一致性更高,封装更小。最终实现了一个中心频率70 MHz、相对带宽14.28%、插入损耗1.83 dB、回波损耗＜-15 dB的小型化中频滤波器。     

Low-Power Tunable Analog Circuit Blocks Based on Nanoscale Double-Gate MOSFETs

We illustrate unique examples of low-power tunable analog circuits built using independently driven nanoscale DG-MOSFETs, where the top gate response is altered by application of a control voltage on the bottom gate. In particular, we provide examples for a single-ended CMOS amplifier pair, a Schmitt trigger circuit and a operational transconductance amplifier C filter, circuit blocks essential for low-noise high-performance integrated circuits for analog and mixed-signal applications. The topologies and biasing schemes explored here show how the nanoscale DG-MOSFETs may be used for efficient, tolerant and smaller circuits with tunable characteristics.     

一种快捕获宽调节范围的锁相环

提出了一种快捕获,低抖动,宽调节范围的增益自适应锁相环的设计.在这个方案中,采用了双边触发的鉴频鉴相器(dual-edge-triggered phase frequency detector)和自调节压控振荡器(self-regulated voltage controlled oscillator)并进行了详细的分析.芯片的加工工艺是0.5μm 1P3M CMOS标准数字逻辑工艺.测试结果表明输入频率变化在捕获范围的37%时,捕获时间为150ns;输出频率为640MHz时,均方根抖动为39ps.     

一种快捕获宽调节范围的锁相环

提出了一种快捕获,低抖动,宽调节范围的增益自适应锁相环的设计.在这个方案中,采用了双边触发的鉴频鉴相器(dual-edge-triggered phase frequency detector)和自调节压控振荡器(self-regulated voltage controlled oscillator)并进行了详细的分析.芯片的加工工艺是0.5μm 1P3M CMOS标准数字逻辑工艺.测试结果表明输入频率变化在捕获范围的37%时,捕获时间为150ns;输出频率为640MHz时,均方根抖动为39ps.